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EEPW首頁 >> 主題列表 >> fpga-pwm

基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)

  • 針對數(shù)據(jù)采集系統(tǒng)有信號形式多樣、實時傳輸和靈活配置的要求，介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng)，以及系統(tǒng)數(shù)字電路的程序設計。該系統(tǒng)以現(xiàn)場可編程邏輯陣列（FPGA）作為數(shù)據(jù)采集、預處理、組幀和傳輸?shù)目刂坪诵模ㄟ^低速串口接收控制命令，以高速USB接口向控制臺發(fā)送采集數(shù)據(jù)幀，設計了數(shù)字FIR濾波器濾除采集電路的信號干擾。
  • 關(guān)鍵字： 數(shù)字FIR濾波器  數(shù)據(jù)采集系統(tǒng)  FPGA  

基于FPGA的34位串行編碼設計

  • 為實現(xiàn)某專用接口裝置的接口功能檢測，文中詳細地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設計了該類型編碼的接收、發(fā)送電路。重點分析了電路各模塊的設計思路。電路采用SOPC模塊作為中心控制器，設計簡潔、可靠。試驗表明：該設計系統(tǒng)運行正常、穩(wěn)定。
  • 關(guān)鍵字： 串行編碼  SOPC  FPGA  

利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進行數(shù)據(jù)傳送，并可通過使用多個并行通道達成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
  • 關(guān)鍵字： DSP  LGA  FPGA  DDM  

基于FPGA的指紋識別系統(tǒng)的設計與實現(xiàn)

  • 為了提高指紋識別系統(tǒng)的實時性和處理速度，設計和實現(xiàn)了一種基于FPGA的嵌入式指紋識別系統(tǒng)。該系統(tǒng)采用處理器結(jié)合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統(tǒng)控制模塊，運用FPGA路基單元實現(xiàn)指紋圖像的處理。
  • 關(guān)鍵字： 指紋識別  MICOBLAZE  FPGA  

CPLD/FPGA在數(shù)字通信系統(tǒng)的應用

  • 1 引言近年來，由于微電子學和計算機技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
  • 關(guān)鍵字： Verilog  CPLD  FPGA  HDL  漢明碼  

基于FPGA的Canny算法的硬件加速設計

  • 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結(jié)果表明經(jīng)過加速改進的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復雜圖像的邊緣。
  • 關(guān)鍵字： 流水線技術(shù)  圖像處理  FPGA  

一種基于FPGA的幀同步提取方法的研究

  • 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關(guān)處理的基礎上,提出了采用補碼配對相減匹配濾波法實現(xiàn)同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設計簡單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內(nèi)部資源。
  • 關(guān)鍵字： M序列碼  幀同步提取  FPGA  

一種可靠的FPGA動態(tài)配置方法及實現(xiàn)

  • 現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應用越來越廣泛。隨著通信系統(tǒng)的復雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領域,需要對FPGA程序進行加密存儲、動態(tài)升級。這里根據(jù)應用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領域具有一定的參考價值。
  • 關(guān)鍵字： 動態(tài)配置  FPGA  CPLD  

針對FPGA優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路

  • 介紹一種針對FPGA優(yōu)化的時間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進行倍頻與移相，通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數(shù)字轉(zhuǎn)換的功能。
  • 關(guān)鍵字： 時間數(shù)字轉(zhuǎn)換  鎖相環(huán)  FPGA  

多項式擬合在log-add算法單元中的應用及其FPGA實現(xiàn)

  • 綜合考慮面積和速度等因素，采用一次多項式擬合實現(xiàn)了簡單快速的log-add算法單元。實驗結(jié)果表明，在相同的精度要求下，其FPGA實現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項式擬合實現(xiàn)方案。
  • 關(guān)鍵字： log-add算法單元  多項式擬合  FPGA  

Canny算法的改進及FPGA實現(xiàn)

  • 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應的改進方法。通過模板代替卷積、適當?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實現(xiàn)。
  • 關(guān)鍵字： Canny邊緣檢測算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應用于交流電機驅(qū)動用的三相電壓源逆變器。實驗結(jié)果驗證了本設計的有效性。
  • 關(guān)鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號壓縮及其FPGA實現(xiàn)

  • 小波變換在ECG信號處理中的應用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實現(xiàn)，并將其應用于ECG信號的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設計的硬核實現(xiàn)了信號的重建。
  • 關(guān)鍵字： ECG信號處理  小波變換  FPGA  

基于Java平臺的FPGA嵌入式系統(tǒng)設計

  • 傳統(tǒng)的嵌入式產(chǎn)品只能實現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現(xiàn)了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統(tǒng)，以實現(xiàn)系統(tǒng)對多種本地應用和網(wǎng)絡的支持。
  • 關(guān)鍵字： Java平臺  JNI  FPGA  

基于FPGA的雙振蕩電路定時器設計

  • 考慮沖擊環(huán)境下定時器會遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設計的雙振蕩定時器。此定時器能有效地解決爆破作業(yè)中延時雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時序比集成芯片更加容易控制。在FPGA實現(xiàn),該設計的定時精度達到納秒級,很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡單、成本低、可靠性高、精度高等優(yōu)點。
  • 關(guān)鍵字： 定時器  納秒級  FPGA  
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