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高云半導(dǎo)體公司發(fā)布基于晨熙家族FPGA的RISC-V微處理器 早期使用者計劃
- 中國廣州，2018年8月16日，國內(nèi)領(lǐng)先的可編程邏輯器件供應(yīng)商——廣東高云半導(dǎo)體科技股份有限公司(如下簡稱“高云半導(dǎo)體”)，今日宣布發(fā)布基于高云半導(dǎo)體FPGA的RISC-V微處理器早期使用者計劃，該計劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級參考設(shè)計的FPGA編程BIT文件、GW2A開發(fā)板等的完整解決方案，其中系統(tǒng)級參考設(shè)計包括RISC-V MCU內(nèi)核、AHB & APB總線、存儲器控制單元及若干外設(shè)。 RISC-V作為指令集體系結(jié)構(gòu)(ISA)的開放規(guī)范，RISC-V ISA設(shè)
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值得一看！高手分享FPGA設(shè)計中的一些經(jīng)驗(yàn)
- 這里我談?wù)勎业囊恍┙?jīng)驗(yàn)和大家分享，希望能對 IC 設(shè)計的新手有一定的幫助，能使得他們能少走一些彎路!在 IC 工業(yè)中有許多不同的領(lǐng)域， IC 設(shè)計者的特征
- 關(guān)鍵字： FPGA IC設(shè)計 經(jīng)驗(yàn)
基于FPGA實(shí)現(xiàn)的音頻接口轉(zhuǎn)換電路
- I2S總線是一種用于音頻設(shè)備間傳輸數(shù)據(jù)的串行總線標(biāo)準(zhǔn)，該總線采用獨(dú)立的時鐘線與數(shù)據(jù)線，避免了時差誘發(fā)的失真。隨著多媒體的廣泛應(yīng)用，該總線已被應(yīng)用
- 關(guān)鍵字： FPGA 接口轉(zhuǎn)換 PCI
結(jié)合FPGA與結(jié)構(gòu)化ASIC進(jìn)行設(shè)計
- 由于結(jié)構(gòu)化ASIC具有單位成本低、功耗低、性能高和轉(zhuǎn)換快(fast turnaound)等特點(diǎn)，越來越多的先進(jìn)系統(tǒng)設(shè)計工程師正在考慮予以采用。在結(jié)構(gòu)化ASIC中，像
- 關(guān)鍵字： FPGA
PCB設(shè)計中都有哪些間距需要考慮？
- PCB設(shè)計中有諸多需要考慮到安全間距的地方。在此，暫且歸為兩類：一類為電氣相關(guān)安全間距，一類為非電氣相關(guān)安全間距?！ ?.電氣相關(guān)安全間距： 導(dǎo)線之間間距 據(jù)主流PCB生產(chǎn)廠家的加工能力，導(dǎo)線與導(dǎo)線之間的間距不得低于最小4mil。最小線距，也是線到線，線到焊盤的距離。從生產(chǎn)角度出發(fā)，有條件的情況下是越大越好，一般常規(guī)在10mil比較常見。 焊盤孔徑與焊盤寬度 據(jù)主流PCB生產(chǎn)廠家的加工能力，焊盤孔徑如果以機(jī)械鉆孔方式，最小不得低于0.2mm，如果以鐳射鉆孔方式，最小不得低于4mil。而孔徑公差
- 關(guān)鍵字： PCB
【詳解】FPGA：機(jī)器深度學(xué)習(xí)的未來？
- 最近幾年數(shù)據(jù)量和可訪問性的迅速增長，使得人工智能的算法設(shè)計理念發(fā)生了轉(zhuǎn)變。人工建立算法的做法被計算機(jī)從大量數(shù)據(jù)中自動習(xí)得可組合系統(tǒng)的能力所取
- 關(guān)鍵字： FPGA
FPGA擊敗GPU和GPP，成為深度學(xué)習(xí)的未來？
- 最近幾年，深度學(xué)習(xí)成為計算機(jī)視覺、語音識別、自然語言處理等關(guān)鍵領(lǐng)域中所最常使用的技術(shù)，被業(yè)界大為關(guān)注。然而，深度學(xué)習(xí)模型需要極為大量的數(shù)據(jù)和
- 關(guān)鍵字： FPGA GPU GPP 深度學(xué)習(xí)
云中的機(jī)器學(xué)習(xí)：FPGA 上的深度神經(jīng)網(wǎng)絡(luò)
- 憑借出色的性能和功耗指標(biāo)，賽靈思 FPGA 成為設(shè)計人員構(gòu)建卷積神經(jīng)網(wǎng)絡(luò)的首選 XE XE XE XE 。新的軟件工具可簡化實(shí)現(xiàn)工作。人工智能正在經(jīng)
- 關(guān)鍵字： FPGA
FPGA時序約束方法匯總，從易到難的都有
- 從最近一段時間工作和學(xué)習(xí)的成果中，我總結(jié)了如下幾種進(jìn)行時序約束的方法。按照從易到難的順序排列如下： 1. 核心頻率約束 這是最基本的，所以標(biāo)號為0?！ ?. 核心頻率約束+時序例外約束 時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。如果僅有這些約束的話，說明設(shè)計者的思路還局限在FPGA芯片內(nèi)部?！ ?. 核心頻率約束+時序例外約束+I/O約束 I/O約束包括引腳分配位置、空閑引腳驅(qū)動方式、外部走線延時(Inpu
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PCB設(shè)計紛繁復(fù)雜，設(shè)計規(guī)范一定要搞懂
- PCB設(shè)計紛繁復(fù)雜，各種意料之外的因素頻頻來影響整體方案的達(dá)成，如何能馴服性格各異的零散部件?怎樣才能畫出一份整齊、高效、可靠的PCB圖?今天讓我們來盤點(diǎn)一下?！ CB設(shè)計看似復(fù)雜，既要考慮各種信號的走向又要顧慮到能量的傳遞，干擾與發(fā)熱帶來的苦惱也時時如影隨形。但實(shí)際上總結(jié)歸納起來非常清晰，可以從兩個方面去入手： 說得直白一些就是：“怎么擺”和“怎么連”?！ ÷犉饋硎遣皇欠浅asy?讓我們先來梳理下“怎么擺”： 1、遵照“先大后小，先難后易”的布置原則，即重要的單元電路、核心元器件應(yīng)當(dāng)優(yōu)先布局
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