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中美貿(mào)易酣戰(zhàn) 國(guó)產(chǎn)FPGA遇“天時(shí)”尚需“人和”

  • 國(guó)產(chǎn)FPGA起步較國(guó)外廠商晚30年，技術(shù)和專利基礎(chǔ)薄弱。中興事件爆發(fā)和中美貿(mào)易戰(zhàn)升級(jí)，為本土FPGA國(guó)產(chǎn)化發(fā)展帶來(lái)新的契機(jī)。
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單片機(jī)學(xué)習(xí)應(yīng)用六大重要部分

  • 一、總線：我們知道，一個(gè)電路總是由元器件通過(guò)電線連接而成的，在模擬電路中，連線并不成為一個(gè)問(wèn)題，因?yàn)楦髌骷g一般是串行關(guān)系，各器件之間的連線
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一鍵看圖快速學(xué)習(xí)變頻器！

  • 在嵌入式開(kāi)發(fā)中，經(jīng)常會(huì)涉及到對(duì)電機(jī)的控制，目前交流電動(dòng)機(jī)的變頻控制應(yīng)用非常廣泛，所以我們來(lái)簡(jiǎn)單看圖介紹下變頻器 (variable-frequency drive V
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基于DSP的SoC芯片的FPGA驗(yàn)證方法

  • 引 言DSP 技術(shù)廣泛地應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域, 它或者以獨(dú)立的器件形式在系統(tǒng)中出現(xiàn), 或者以IP 核的形式嵌入SoC系統(tǒng)中。而隨著集成電路技術(shù)的發(fā)展以及E
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FPGA學(xué)習(xí)及設(shè)計(jì)中的注意事項(xiàng)

  • FPGA的基礎(chǔ)就是數(shù)字電路和HDL語(yǔ)言，想學(xué)好FPGA的人，建議床頭都有一本數(shù)字電路的書，不管是哪個(gè)版本的，這個(gè)是基礎(chǔ)，多了解也有助于形成硬件設(shè)計(jì)的思想
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給MCU工程師詳解FPGA硬件屬性

  • 我的許多朋友都是經(jīng)驗(yàn)豐富的嵌入式設(shè)計(jì)工程師，但他們都是微控制器(MCU)背景，因此對(duì)于FPGA是什么以及FPGA能做什么只有一個(gè)模糊的概念。如果問(wèn)急了，他
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降低電源紋波噪聲只需三步

  • 　　在應(yīng)用電源模塊常見(jiàn)的問(wèn)題中，降低負(fù)載端的紋波噪聲是大多數(shù)用戶都關(guān)心的。那么模塊的紋波噪聲該如何降低?下文為大家從紋波噪聲的波形、測(cè)試方式、模塊設(shè)計(jì)及應(yīng)用的角度出發(fā)，闡述幾種有效降低輸出紋波噪聲的方法?！　∫弧㈦娫吹募y波與噪聲介紹　　紋波和噪聲即：直流電源輸出上疊加的與電源開(kāi)關(guān)頻率同頻的波動(dòng)為紋波，高頻雜音為噪聲。具體如圖1所示，頻率較低且有規(guī)律的波動(dòng)為紋波，尖峰部分為噪聲?！　D1　　二、紋波噪聲的測(cè)試方法　　對(duì)于中小微功率模塊電源的紋波噪聲測(cè)試，業(yè)內(nèi)主要采用平行線測(cè)試法和靠接法兩種。其中，平行線測(cè)試
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FPGA牛人的經(jīng)驗(yàn)談

  • 這里我談?wù)勎业囊恍┙?jīng)驗(yàn)和大家分享，希望能對(duì)IC設(shè)計(jì)的新手有一定的幫助，能使得他們能少走一些彎路，歡迎討論!我相信ldquo;如果有夢(mèng)想，就會(huì)實(shí)現(xiàn)!rd
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CRC循環(huán)冗余校驗(yàn)的原理與算法及FPGA實(shí)現(xiàn)

  • CRC基本原理在串行數(shù)據(jù)流的最有效的檢錯(cuò)方案是CRC(Cyclic Redundancy check)循環(huán)冗余檢驗(yàn)，CRC循環(huán)冗余校驗(yàn)最根本的原理就是將原始數(shù)據(jù)除以某個(gè)固定的
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pcb賈凡尼效應(yīng)原理與化學(xué)銀鍍工藝分析

  • 賈凡尼現(xiàn)象或效應(yīng)指兩種金屬由于電位差的緣故，通過(guò)介質(zhì)產(chǎn)生了電流，繼而產(chǎn)生了電化學(xué)反應(yīng)，電位高的陽(yáng)極被氧化。一、沉銀板的生產(chǎn)流程除油rarr;水洗
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基于ViaExpert仿真的AC耦合電容阻抗優(yōu)化設(shè)計(jì)

  • 摘 要：本文首先介紹了高速串行鏈路設(shè)計(jì)中AC耦合電容阻抗優(yōu)化的重要性，然后闡述如何利用Xpeedic芯禾科技公司旗下軟件ViaExpert對(duì)AC耦合電容設(shè)計(jì)進(jìn)行
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不用處理器控制FPGA總線的方法

  • 許多FPGA設(shè)計(jì)使用嵌入式處理器實(shí)現(xiàn)控制。典型的解決方案是使用Nios這樣的軟處理器，雖然內(nèi)置硬處理器的FPGASoC也變得很流行了。圖1顯示的是一個(gè)典型的
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基于FPGA的設(shè)計(jì)解決物聯(lián)網(wǎng)實(shí)現(xiàn)的核心挑戰(zhàn)

  • 當(dāng)前，物聯(lián)網(wǎng)(IoT)已成為一個(gè)廣受歡迎的名詞，幾乎每一個(gè)電子設(shè)備相互連接到互聯(lián)網(wǎng)上加以使用，都被大家稱為物聯(lián)網(wǎng)。它包含了一個(gè)從智能家電、汽車到可
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在緊湊的 PCB 面積內(nèi)提供高功率 以及完整的數(shù)字控制和遙測(cè)功能

  • 對(duì)于任何人來(lái)說(shuō)，數(shù)字電源系統(tǒng)管理 (DPSM) 在通信和計(jì)算機(jī)行業(yè)內(nèi)的持續(xù)采用，在很大程度上繼續(xù)由位于其系統(tǒng)架構(gòu)核心的 20nm 以下 ASIC 和 / 或 FPGA 所
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FPGA和CPLD內(nèi)部自復(fù)位電路設(shè)計(jì)方案

  • 本文描述了復(fù)位的定義，分類及不同復(fù)位設(shè)計(jì)的影響，并討論了針對(duì)FPGA和CPLD的內(nèi)部自復(fù)位方案。1、定義復(fù)位信號(hào)是一個(gè)脈沖信號(hào)，它會(huì)使設(shè)計(jì)的電路進(jìn)入設(shè)
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