xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

滿足28nm迫切的低功耗需求

Altera低功耗28-nm器件的優(yōu)點(diǎn)包括，降低產(chǎn)品成本，降低或者放寬功耗預(yù)算，較低的散熱要求，能夠滿足更多的市場(chǎng)需求，在同樣的散熱和功耗預(yù)算內(nèi)進(jìn)一步提高性能等。采用最全面的方法降低28-nm產(chǎn)品的功耗，Altera幫助設(shè)計(jì)人員滿足了迫切的低功耗需求。
關(guān)鍵字： Altera 28nm FPGA

基于改進(jìn)的布斯算法的嵌入FPGA的乘法器設(shè)計(jì)

設(shè)計(jì)了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個(gè)18 b有符號(hào)或17 b無(wú)符號(hào)數(shù)的乘法運(yùn)算。該設(shè)計(jì)基于改進(jìn)的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對(duì)9-2壓縮樹(shù)和超前進(jìn)位加法器進(jìn)行了優(yōu)化。該乘法器采用TSMC 0．18μn CMOS工藝，其關(guān)鍵路徑延遲為3．46 ns。
關(guān)鍵字：布斯算法 18×18乘法器 FPGA

基于ATE的FPGA測(cè)試

隨著集成電路技術(shù)的飛速發(fā)展，F(xiàn)PGA的應(yīng)用越來(lái)越廣泛，其測(cè)試技術(shù)也得到了廣泛重視和研究。文章簡(jiǎn)要介紹了FPGA的發(fā)展及其主要組成部分，提出了一種用ATE對(duì)FPGA進(jìn)行測(cè)試的方法和具體測(cè)試流程。
關(guān)鍵字： AutomaticTestEquipment 配置數(shù)據(jù) FPGA

基于FPGA的DDS IP核設(shè)計(jì)及仿真

以Altera公司的QuartusⅡ7．2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
關(guān)鍵字：直接數(shù)字頻率合成 IP核 FPGA

基于FPGA的遺傳算法組合邏輯電路設(shè)計(jì)

基于遺傳算法的組合邏輯電路的自動(dòng)設(shè)計(jì)，依據(jù)給出的真值表，利用遺傳算法自動(dòng)生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實(shí)現(xiàn)的方法在速度上往往受到本質(zhì)是串行計(jì)算的計(jì)算機(jī)制約，因此采用硬件化設(shè)計(jì)具有重要的意義。為了證明基于FPGA的遺傳算法的高效性，設(shè)計(jì)了遺傳算法的各個(gè)模塊，實(shí)現(xiàn)了基于FPGA的遺傳算法。
關(guān)鍵字：遺傳算法自然進(jìn)化 FPGA

FPGA設(shè)計(jì)安全性綜述

現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array,FPGA）在通信、圖形、控制、計(jì)算等領(lǐng)域的廣泛應(yīng)用,已經(jīng)成為當(dāng)今電子系統(tǒng)中的重要組成部分.隨著越來(lái)越多的系統(tǒng)采用FPGA實(shí)現(xiàn)核心設(shè)計(jì),使得FPGA中的設(shè)計(jì)和知識(shí)產(chǎn)權(quán)變得更加重要,建立FPGA代碼運(yùn)行安全體系已成為大型產(chǎn)品設(shè)計(jì)中重要的考慮因素.本文闡述了FPGA的多種安全解決方案,并探討分析了FPGA的設(shè)計(jì)安全性.
關(guān)鍵字：代碼運(yùn)行安全安全解決方案 FPGA

基于FPGA的半導(dǎo)體激光器自動(dòng)功率控制系統(tǒng)設(shè)計(jì)

半導(dǎo)體激光器的自動(dòng)功率控制是解決激光器閾值漂移的重要手段，本文設(shè)計(jì)了一個(gè)基于FPGA的數(shù)字激光自動(dòng)功率控制系統(tǒng)，該控制系統(tǒng)主要由光電檢測(cè)、A／D轉(zhuǎn)換、SOC控制、APC判定、PWM反饋輸出及低通濾波幾個(gè)部分組成。該自動(dòng)功率控制系統(tǒng)使用硬件資源少，根據(jù)不同的設(shè)計(jì)要求，通過(guò)增加PWM模塊和簡(jiǎn)單的模擬器件或者改變控制寄存器的設(shè)置，就可以實(shí)現(xiàn)多級(jí)激光功率和多個(gè)激光器的控制，可以大大縮短設(shè)計(jì)周期。
關(guān)鍵字：數(shù)字激光器自動(dòng)功率控制 FPGA

基于FPGA的數(shù)字顯示系統(tǒng)設(shè)計(jì)

本文以Ｖｉｒｔｅｘ－ＩＩ系列ＰｌａｔｆｏｒｍＦＰＧＡ為例，說(shuō)明采用ＦＰＧＡ方案進(jìn)行數(shù)字顯示系統(tǒng)設(shè)計(jì)所具有的靈活、快速和低成本等特性。
關(guān)鍵字：數(shù)字顯示系統(tǒng) SoC FPGA

基于FPGA實(shí)現(xiàn)視頻圖像的一種運(yùn)動(dòng)估計(jì)設(shè)計(jì)

利用功能強(qiáng)大的FPGA實(shí)現(xiàn)視頻圖像的一種運(yùn)動(dòng)估計(jì)設(shè)計(jì)，采用的搜索方法是三步搜索法。在進(jìn)行方案設(shè)計(jì)時(shí)，本文采用了技術(shù)比較成熟的VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，并使用Quartus II軟件進(jìn)行時(shí)序仿真。由仿真結(jié)果可知，無(wú)論是在功能的實(shí)現(xiàn)上還是在搜索的準(zhǔn)確性、高效性以及FPGA片上資源的利用率上，本設(shè)計(jì)方案都具有明顯的優(yōu)越性。
關(guān)鍵字：運(yùn)動(dòng)估計(jì) 視頻編碼器 FPGA

基于FPGA的流水線結(jié)構(gòu)DDS多功能信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

在應(yīng)用FPGA進(jìn)行DDS系統(tǒng)設(shè)計(jì)過(guò)程中，選擇芯片的運(yùn)行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的，從發(fā)展趨勢(shì)和運(yùn)算要求看，系統(tǒng)速度指標(biāo)的意義比面積指標(biāo)更趨重要?；诖耍榻B了一種流水線結(jié)構(gòu)來(lái)優(yōu)化傳統(tǒng)的相位累加器，在QuartusⅡ開(kāi)發(fā)環(huán)境下搭建系統(tǒng)模型、仿真及下載，并采用嵌入式邏輯分析儀分析和驗(yàn)證了實(shí)驗(yàn)結(jié)果。該系統(tǒng)可以完成多位頻率控制字的累加，能夠產(chǎn)生正弦波、方波和三角波，具有良好的實(shí)時(shí)性。
關(guān)鍵字：流水線相位累加器 DDS FPGA

基于光纖通信和PCIExpress總線的高速圖像傳輸系統(tǒng)

提出了一種基于光纖通信和PCI Express總線的高速圖像傳輸系統(tǒng)。分析了系統(tǒng)設(shè)計(jì)方案,并詳細(xì)闡述了FPGA內(nèi)部邏輯設(shè)計(jì),包括光纖接口的數(shù)據(jù)收發(fā)以及PCI Express總線的DMA傳輸;簡(jiǎn)要介紹了Windows WDM驅(qū)動(dòng)程序及MFC應(yīng)用程序的開(kāi)發(fā);給出了系統(tǒng)測(cè)試結(jié)果。該系統(tǒng)傳輸速率可達(dá)1.5Gb/s,且具有低成本、易擴(kuò)展等優(yōu)點(diǎn),能夠滿足大多數(shù)高幀高清視頻圖像實(shí)時(shí)傳輸?shù)囊蟆?/li>
關(guān)鍵字： PCIExpress 高速圖像傳輸 FPGA

留有vector的FPGA有被黑的可能

Skorobogatov的研究表明，目前比較流行的現(xiàn)場(chǎng)可編程門陣列（FPGA）故意預(yù)留一個(gè)可以重新編譯的Vector(容器)。Skorobogatov表示，如果使用這樣的芯片，那么武器系統(tǒng)以及核工廠等軍事機(jī)構(gòu)可能被利用這個(gè)后門的病毒來(lái)禁止運(yùn)行。
關(guān)鍵字： vector 黑客攻擊 FPGA

基于FPGA的數(shù)字音頻廣播系統(tǒng)信號(hào)調(diào)制系統(tǒng)的實(shí)現(xiàn)

本文設(shè)計(jì)并在FPGA芯片中實(shí)現(xiàn)了數(shù)字音頻廣播系統(tǒng)的信號(hào)調(diào)制系統(tǒng)。信號(hào)調(diào)制系統(tǒng)位于整個(gè)數(shù)字音頻廣播系統(tǒng)基帶信號(hào)處理鏈的末端，是基帶數(shù)字信號(hào)處理的核心系統(tǒng)。根據(jù)Eureka 147標(biāo)準(zhǔn)，信號(hào)調(diào)制系統(tǒng)需要對(duì)輸入的基帶碼流進(jìn)行數(shù)字調(diào)制、頻域交織、差分調(diào)制以及正交頻分復(fù)用等一系列處理。所設(shè)計(jì)的信號(hào)調(diào)制系統(tǒng)能夠?qū)斎氲幕鶐Тa流進(jìn)行實(shí)時(shí)處理，完成上述信號(hào)處理算法，并輸出數(shù)字音頻廣播的基帶信號(hào)。
關(guān)鍵字： Simulink DAB FPGA

FPGA在LVDS高速互連中的應(yīng)用

高速串行互連是標(biāo)志并行數(shù)據(jù)總線向串行總線轉(zhuǎn)變的技術(shù)里程碑，這種技術(shù)是減少設(shè)計(jì)師面臨的信號(hào)阻塞問(wèn)題的方法。這種轉(zhuǎn)變是由業(yè)界對(duì)系統(tǒng)成本和系統(tǒng)擴(kuò)展能力的要求所推動(dòng)的。隨著芯片技術(shù)的發(fā)展和芯片尺寸的縮小，用速率達(dá)數(shù)千兆位的高速串行互連來(lái)取代傳統(tǒng)的并行結(jié)構(gòu)變得簡(jiǎn)單易行。
關(guān)鍵字：差分信號(hào)技術(shù) LVDS FPGA

基于FPGA的HDB3編碼實(shí)現(xiàn)

主要介紹了HDB3 碼( 三階高密度雙極性碼) 的編碼原理，并提出了一種利用FPGA( 現(xiàn)場(chǎng)可編程門陣列) 實(shí)現(xiàn)HDB3編碼的設(shè)計(jì)方法。
關(guān)鍵字： HDB3編碼高密度雙極性碼 FPGA

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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開(kāi)發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]