臺積電介紹N3工藝使用的FINFLEX技術(shù)，并正式公布N2工藝

臺積電（TSMC）在其2022年技術(shù)論壇上，介紹了N3制程節(jié)點(diǎn)使用的FINFLEX技術(shù)，擴(kuò)展了工藝的性能、功率和密度范圍，允許芯片設(shè)計(jì)人員使用相同的設(shè)計(jì)工具集為同一芯片上的每個(gè)關(guān)鍵功能塊選擇最佳選項(xiàng)。N3制程節(jié)點(diǎn)使用的FINFLEX技術(shù)包括了以下特性和選項(xiàng)：

• 3-2 FIN - 最快的時(shí)鐘頻率和最高的性能滿足最苛刻的計(jì)算需求
• 2-2 FIN - 高能效表現(xiàn)，在性能、功率和密度之間取得良好的平衡
• 2-1 FIN - 超高能效、最低功耗、最低泄漏和最高密度

臺積電表示，近年來的一種趨勢是采用混合架構(gòu)的處理器，即高性能的內(nèi)核與高能效的內(nèi)核搭配使用，同時(shí)還輔以各種功能模塊。借助FINFLEX技術(shù)，設(shè)計(jì)人員可以為同一個(gè)芯片上的這些功能模塊選擇最佳的工藝配置，優(yōu)化每個(gè)模塊同時(shí)不會影響其他模塊。無論從PPA（功率、性能、面積），以及上市和量產(chǎn)時(shí)間，加上一開始就考慮實(shí)現(xiàn)基于FINFLEX技術(shù)的定制配置，臺積電認(rèn)為其N3制程節(jié)點(diǎn)在工藝技術(shù)上將處于領(lǐng)先水平，可以為任何產(chǎn)品提供最廣泛且靈活的設(shè)計(jì)范圍。此外，臺積電通過與EDA合作伙伴密切合作，讓客戶能夠通過使用相同的工具集，在產(chǎn)品中充分利用FINFLEX技術(shù)。根據(jù)此前的消息，臺積電第二版3nm制程的N3B會在今年8月份率先投片，第三版3nm制程的N3E的量產(chǎn)時(shí)間可能由原來的2023年下半年提前到2023年第二季度。據(jù)了解，N3E在N3基礎(chǔ)上減少了EUV光罩層數(shù)，從25層減少到21層，邏輯密度低了8%，但仍然比N5制程節(jié)點(diǎn)要高出60%。去年臺積電總裁魏哲家曾表示，N3制程節(jié)點(diǎn)仍使用FinFET（鰭式場效應(yīng)晶體管），推出的時(shí)候?qū)⒊蔀闃I(yè)界最先進(jìn)的PPA和晶體管技術(shù)，同時(shí)也會是臺積電另一個(gè)大規(guī)模量產(chǎn)且持久的制程節(jié)點(diǎn)。相信此次介紹的FINFLEX技術(shù)是臺積電N3工藝上的殺手锏之一，進(jìn)一步增強(qiáng)了臺積電在該制程節(jié)點(diǎn)的信心。臺積電在這次2022年技術(shù)論壇上，也正式公布了N2工藝，這是其第一個(gè)使用Gate-all-around FETs（GAAFET）晶體管的制程節(jié)點(diǎn)，不過臺積電稱之為“Nanosheet”，以取代FinFET。N2工藝將提供更全面的性能和功率表現(xiàn)，不過密度方面的提升就較為一般。據(jù)臺積電介紹，N2工藝相較于N3E工藝，芯片密度增加了約1.1倍，在相同功率和復(fù)雜度下實(shí)現(xiàn)10%到15%的性能提升，以及相同頻率下，功耗可降低25%到30%。N2工藝將用于各種芯片，包括了CPU、GPU和移動平臺的SoC，同時(shí)會將更多地使用多芯片封裝來實(shí)現(xiàn)優(yōu)化性能和成本，預(yù)計(jì)2025年末進(jìn)入大批量生產(chǎn)階段。此外，臺積電將在2024年引進(jìn)ASML的高數(shù)值孔徑極紫外光（High-NA EUV）光刻機(jī)，前期主要用于研究。在去年七月份的“英特爾加速創(chuàng)新：制程工藝和封裝技術(shù)線上發(fā)布會”上，英特爾重點(diǎn)介紹了迅速采用下一代極紫外光刻（EUV）技術(shù)的計(jì)劃，表示將部署業(yè)界第一臺High-NA EUV光刻機(jī)。