Cadence與TSMC在3D-IC設(shè)計基礎(chǔ)架構(gòu)方面展開合作

　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS) ，日前宣布其與TSMC在3D-IC設(shè)計基礎(chǔ)架構(gòu)開發(fā)方面的合作。

　　3D-IC需要不同芯片與硅載體的協(xié)同設(shè)計、分析與驗證。TSMC和Cadence的團隊來自不同的產(chǎn)品領(lǐng)域，共同合作設(shè)計并集成必要的功能支持這款新型設(shè)計，實現(xiàn)TSMC首個異質(zhì)CoWoS(Chip-on-Wafer-on-Substrate)媒介的測試芯片的流片。

　　Cadence 3D-IC技術(shù)可用于數(shù)字、定制設(shè)計與封裝環(huán)境之間的多芯片協(xié)同設(shè)計，在芯片和硅載體上采用硅通孔技術(shù)(TSV)，并支持微凸塊排列、布置、布線與可測性設(shè)計。它包含關(guān)鍵的3D-IC設(shè)計IP，比如Wide IO控制器與PHY以支持Wide IO存儲器。測試模塊是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模擬流程以及Allegro系統(tǒng)級封裝解決方案生成。

　　“在2012年3D-IC正成為實用芯片設(shè)計的一種可靠選項，”Cadence戰(zhàn)略聯(lián)盟主管John Murphy說，“10年來，Cadence一直在投資于SiP(系統(tǒng)級封裝)和3D-IC設(shè)計功能。如今我們終于可以與設(shè)計師們分享這些技術(shù)，將這種用途廣泛的技術(shù)投入市場。”

　　Cadence 3D-IC技術(shù)可幫助設(shè)計應(yīng)用于TSMC最近剛推出的CoWoS工藝上的器件。CoWoS是一種綜合的工藝技術(shù)，將多個芯片綁定于單個設(shè)備中以降低功耗，提高系統(tǒng)性能并減小尺寸。

　　“電子設(shè)計的大進化需要通過強力的合作才有可能實現(xiàn)，我們與Cadence在CoWoS設(shè)計方面的合作就是一個很好的例子，”TSMC設(shè)計基礎(chǔ)架構(gòu)營銷部高級主管Suk Lee說，“對于3D-IC設(shè)計體系的完善，Cadence在設(shè)計技術(shù)及必要IP的開發(fā)方面扮演著重要的角色。”