富士通選用Cadence簽收解決方案應(yīng)用于最新參考設(shè)計(jì)流程

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布富士通半導(dǎo)體有限公司已經(jīng)采用Cadence Encounter Timing System(ETS)進(jìn)行時(shí)序簽收，此前富士通半導(dǎo)體集團(tuán)公司旗下的富士通半導(dǎo)體和富士通VLSI有限公司的工程師們完成了一系列ASIC/ASSP和SoC設(shè)計(jì)的全面對比。使用Cadence的技術(shù)，富士通半導(dǎo)體表示99%的hold violation問題可通過ECO流程在一個(gè)周期內(nèi)解決。此外，對于setup time的影響可以忽略不計(jì)，比起其他供應(yīng)商的簽收產(chǎn)品，還實(shí)現(xiàn)了更好的可布線性。Cadence ETS為設(shè)計(jì)流程、ECO和最終簽收提供了全面的物理感知的多模式、多邊際(MMMC)分析。

　　時(shí)序簽收收斂正在成為一個(gè)越來越重要的瓶頸，因?yàn)榉治鏊璧哪Ｊ胶瓦呺H種類在增加，實(shí)現(xiàn)與簽收時(shí)序工具之間的時(shí)序結(jié)果也有偏差。此外，當(dāng)今設(shè)計(jì)的復(fù)雜性要求能夠在ECO時(shí)完成物理感知型MMMC簽收，以實(shí)現(xiàn)快速時(shí)序收斂。為實(shí)現(xiàn)此目標(biāo)，就需要物理和簽收設(shè)計(jì)工具之間的深度結(jié)合，以及軟件架構(gòu)的全新方法。如今這都可以用Cadence ETS以不同方式完成。Encounter時(shí)序系統(tǒng)的物理感知時(shí)序ECO符合富士通的質(zhì)量標(biāo)準(zhǔn)，已經(jīng)被應(yīng)用于其生產(chǎn)參考設(shè)計(jì)流程。

　　“在謹(jǐn)慎的研究之后，我們確定Cadence簽收技術(shù)是將我們的芯片付諸簽收的非常有效的途徑，”富士通半導(dǎo)體有限公司IP及技術(shù)開發(fā)部SoC設(shè)計(jì)工程部門副總裁Akihiro Yoshitake說，“多模式、多邊際時(shí)序分析和物理感知簽收時(shí)序優(yōu)化提供了在最終時(shí)序驗(yàn)證階段修復(fù)剩余時(shí)序違例問題的關(guān)鍵元素。我們認(rèn)為包含這些功能的Cadence簽收解決方案將會(huì)進(jìn)一步提高我們設(shè)計(jì)流程的時(shí)序收斂效率。”

　　Cadence Encounter 時(shí)序系統(tǒng)和QRC Extraction是設(shè)計(jì)實(shí)現(xiàn)環(huán)境中的關(guān)鍵組成部分。他們之間的密切配合改進(jìn)了設(shè)計(jì)流程中的時(shí)序收斂，大大縮短了設(shè)計(jì)收斂所需的時(shí)間。傳統(tǒng)流程需要物理實(shí)現(xiàn)與簽收之間的連續(xù)、多步驟的迭代過程，而Cadence數(shù)字實(shí)現(xiàn)流程內(nèi)置的簽收技術(shù)可以幫助富士通半導(dǎo)體減少因決定新單元擺放所導(dǎo)致的ECO往復(fù)次數(shù)，同時(shí)為其大型高性能設(shè)計(jì)優(yōu)化性能與面積。

　　“在最新的高級工藝節(jié)點(diǎn)上，全面的多模式、多邊際優(yōu)化設(shè)計(jì)與簽收ECO流程是保持設(shè)計(jì)進(jìn)度可控以及提供卓越芯片成品的必要條件，”Cadence硅實(shí)現(xiàn)部門高級副總裁Chi-Ping Hsu博士說，“Encounter Timing System提供了當(dāng)今獨(dú)一無二的功能，為我們的用戶提供了極大的競爭優(yōu)勢。我們很高興與富士通半導(dǎo)體那樣的領(lǐng)先企業(yè)緊密合作，幫助改進(jìn)成品芯片質(zhì)量和快速上市。”