智能流程簡(jiǎn)化可編程系統(tǒng)芯片設(shè)計(jì)

　　不僅ASIC/FPGA設(shè)計(jì)人員很少擁有系統(tǒng)/模擬設(shè)計(jì)的實(shí)際經(jīng)驗(yàn)，大多數(shù)系統(tǒng)設(shè)計(jì)人員同樣也缺乏數(shù)字邏輯的設(shè)計(jì)經(jīng)驗(yàn)。因此，越來(lái)越復(fù)雜的設(shè)計(jì)內(nèi)容要求工具流程必須“智能化”，也就是說(shuō)，開(kāi)發(fā)工具可以對(duì)不同的系統(tǒng)部件進(jìn)行智能配置及初始化，并將這些部件正確地聯(lián)結(jié)在一起，使所有交叉領(lǐng)域復(fù)雜性的驗(yàn)證任務(wù)變得簡(jiǎn)單。在這種情況下，接下來(lái)還得生成一個(gè)FPGA!在設(shè)計(jì)的前期(相對(duì)于實(shí)現(xiàn)階段而言)，這種復(fù)雜性通過(guò)3個(gè)關(guān)鍵環(huán)節(jié)來(lái)管理，即部件建模、設(shè)計(jì)實(shí)例化和驗(yàn)證流程。

　　部件建模

　　當(dāng)針對(duì)半導(dǎo)體制備進(jìn)行部件建模時(shí)，重要的是仔細(xì)權(quán)衡部件的細(xì)節(jié)行為和驗(yàn)證系統(tǒng)是否正確工作所花費(fèi)的時(shí)間。這種權(quán)衡對(duì)PLD架構(gòu)內(nèi)的模擬部件尤其重要，即使這部分的預(yù)制性表明這些問(wèn)題已經(jīng)解決。在最高的抽象層，所有模擬部件都是數(shù)字部件，其模擬行為的模型是通過(guò)疊加嚴(yán)格的數(shù)字化行為指標(biāo)來(lái)建立。這里的技巧是抽出部件的全部行為細(xì)節(jié)，同時(shí)保留那些決定最終系統(tǒng)能否滿足設(shè)計(jì)要求的功能。對(duì)于PSC流程，模擬功能的電氣特征參數(shù)(如：信號(hào)完整性、A/D轉(zhuǎn)換功能和耦合效應(yīng))均可在產(chǎn)品技術(shù)資料表中查到，并基于實(shí)際半導(dǎo)體器件的特征數(shù)據(jù)。基本的模擬開(kāi)關(guān)行為包括輸入預(yù)定標(biāo)、微分增益、遲滯、A/D控制功能和輸出行為等，都被抽象成粗略的數(shù)字行為模型，適合在數(shù)字仿真器中描述系統(tǒng)級(jí)的行為特征。

　　設(shè)計(jì)實(shí)例化

　　跟有些人猜測(cè)的一樣，對(duì)復(fù)雜精細(xì)的系統(tǒng)進(jìn)行設(shè)計(jì)實(shí)例化需要非常靈活且具備足夠智能的“設(shè)計(jì)生成”環(huán)境，讓設(shè)計(jì)人員快速入手和實(shí)施?；旧?，這個(gè)設(shè)計(jì)環(huán)境將容許所需的資源導(dǎo)入設(shè)計(jì)環(huán)境中，以達(dá)到目標(biāo)器件邏輯資源所允許的最大限度。由本身的圖形配置器提供支持，這些非常靈活的資源可以被捕捉、配置，以及設(shè)計(jì)實(shí)例化，而所有操作均為簡(jiǎn)單的鼠標(biāo)點(diǎn)擊，無(wú)需直接編寫HDL代碼。與此同時(shí)，這種工具鏈創(chuàng)建了主干總線，將所需資源的互連及自動(dòng)創(chuàng)建必要的控制機(jī)制。這些工序?qū)⒂梢詧D形化用戶界面為基礎(chǔ)的智能工具在背后完成，無(wú)需用戶直接引導(dǎo)。這些工具專注于簡(jiǎn)便的使用及提供快速設(shè)計(jì)的開(kāi)發(fā)能力。當(dāng)然，它們不會(huì)排斥傳統(tǒng)的HDL代碼編程——對(duì)于那些習(xí)慣使用HDL的用戶，以及需要最大限度地優(yōu)化設(shè)計(jì)或需要大量設(shè)計(jì)定制的用戶，HDL編程功能是不可或缺的。

　　驗(yàn)證

　　傳統(tǒng)的混合信號(hào)ASIC開(kāi)發(fā)遵從自下向上的方法。這種開(kāi)發(fā)方法涉及兩個(gè)獨(dú)立的團(tuán)隊(duì);一個(gè)開(kāi)發(fā)數(shù)字部分，即編寫RTL代碼;另一個(gè)在晶體管層面實(shí)現(xiàn)模擬電路。對(duì)于驗(yàn)證而言，設(shè)計(jì)人員為了驗(yàn)證各種系統(tǒng)級(jí)行為如功能、性能和延時(shí)等，一般都使用基于Verilog-AMS或VHDL-AMS語(yǔ)言的高層全芯片仿真，這種方法需要很好地關(guān)聯(lián)最終電路的模擬行為模型。然而，晶體管層面的仿真仍然需要，以便驗(yàn)證某些接口層問(wèn)題、時(shí)序、信號(hào)完整性和功率。這也有助于避免模型和電路間的偏差及錯(cuò)誤。最近幾年，一類全新的開(kāi)發(fā)工具應(yīng)運(yùn)而生，可讓混合信號(hào)協(xié)同仿真環(huán)境驗(yàn)證給定SoC芯片中的混合信號(hào)部件。

　　在PSC開(kāi)發(fā)流程中，并不需要混合信號(hào)仿真。器件中模擬功能的處理方式，非常相似于現(xiàn)成的分立組件。產(chǎn)品的資料表已提供了大量的模擬功能電氣特性參數(shù)，并基于實(shí)際半導(dǎo)體的特征數(shù)據(jù)，象分立組件供應(yīng)商提供的資料一樣。由于在最終模型中抽出了細(xì)節(jié)性的模擬行為，這種模型完全能在全數(shù)字仿真器(如ModelSim)中完成系統(tǒng)級(jí)驗(yàn)證。在這種仿真測(cè)試平臺(tái)上，模擬輸入表示成一些實(shí)數(shù)值或數(shù)位向量值，通常由測(cè)試平臺(tái)工具(如Synapticad WaveFormer)來(lái)生成。

　　基于這個(gè)抽象層面，用于混合信號(hào)FPGA的基本驗(yàn)證方法在本質(zhì)上就與標(biāo)準(zhǔn)數(shù)字FPGA產(chǎn)品的驗(yàn)證方法相同。簡(jiǎn)言之，PSC設(shè)計(jì)人員在設(shè)計(jì)過(guò)程中一般需要完成如下步驟：

　　a) 在Libero工具中生成和集成系統(tǒng)構(gòu)件;

　　b) 通過(guò)Synplify或Synplify PRO綜合設(shè)計(jì);

　　c) 使用ModelSim驗(yàn)證設(shè)計(jì);

　　d) 使用Libero Designer將設(shè)計(jì)編譯到Actel Fusion PSC中，以便進(jìn)行后端實(shí)現(xiàn);

　　e) 在ModelSim中運(yùn)行時(shí)序反標(biāo)注(back-annotated timing)功能來(lái)重新驗(yàn)證。

　　這個(gè)基本流程能讓Fusion客戶使用公認(rèn)的方法，驗(yàn)證其混合信號(hào)PSC的系統(tǒng)級(jí)行為，并可在設(shè)計(jì)的任何階段如綜合前、綜合后和布局后進(jìn)行，而且與驗(yàn)證全數(shù)字芯片一樣簡(jiǎn)單。熟悉Libero流程的設(shè)計(jì)人員不會(huì)看到任何重大變化，而呈現(xiàn)在新客戶面前的是簡(jiǎn)單易懂的流程，可讓他們快速簡(jiǎn)便地完成 Fusion技術(shù)到其系統(tǒng)的“融入設(shè)計(jì)”(design in)。這個(gè)流程將會(huì)執(zhí)行仿真系統(tǒng)級(jí)行為所需的充分工作，并在給定的客戶設(shè)計(jì)中以一組給定的仿真輸入與數(shù)字系統(tǒng)中剩余部分的相互作用為基礎(chǔ)。

　　結(jié)語(yǔ)

　　從概念上來(lái)說(shuō)，SoC開(kāi)發(fā)本身就需要多種專門技術(shù)，包括模擬設(shè)計(jì)、數(shù)字邏輯設(shè)計(jì)和系統(tǒng)/架構(gòu)定義。不用說(shuō)，隨著集成度的提高，這種開(kāi)發(fā)很快就變得非常復(fù)雜，而且，在FPGA開(kāi)發(fā)中經(jīng)常都會(huì)有一些邏輯/FPGA設(shè)計(jì)工程師并沒(méi)有這方面深入的專門知識(shí)。FPGA的可編程性大大增強(qiáng)了系統(tǒng)的可用性，但同時(shí)也增加了另一個(gè)層面的復(fù)雜性。因此，需要使用智能化的系統(tǒng)級(jí)集成和驗(yàn)證工具來(lái)實(shí)現(xiàn)PSC。在適當(dāng)?shù)某橄髮用孢M(jìn)行系統(tǒng)級(jí)驗(yàn)證已經(jīng)證明能夠改善設(shè)計(jì)質(zhì)量和提升設(shè)計(jì)團(tuán)隊(duì)的整體生產(chǎn)力。隨著新的開(kāi)發(fā)工具出現(xiàn)以支持這個(gè)流程，設(shè)計(jì)質(zhì)量和生產(chǎn)力可望進(jìn)一步提高。