基于FPGA芯片和頻率合成器ADF4360-4的GPS信號源的設計方案

　　ADF4360-4的3個寄存器數(shù)據(jù)寫入是通過ADI公司的FPGA芯片PlC6Q240C8的3個雙向I/O口來實現(xiàn)的，連接原理如圖4所示，FPGA芯片的3個雙向I/O口，分別連接ADF4360-4的LE腳、DATA腳、CLK腳，其中CLK為串行時鐘輸入，DATA為串行數(shù)據(jù)輸入，LE為加載使能。ADF4360-4初始化時序如圖5所示。首先由DATA腳在每個CLK的上升沿從MSB(最高有效位)開始依次寫入24位移位寄存器中的數(shù)據(jù)，并根據(jù)LE腳的上升沿信號一次性將輸入的24 b數(shù)據(jù)加載到目標寄存器，然后再進行下一個目標寄存器的初始化，其中C寄存器和N寄存器的賦值間隔應該大于5 ms。

　　3 實驗結果

　　數(shù)字電路模塊的核心是基帶/中頻模塊，采用ADI公司的FPGA芯片EPlC6Q240C8，該芯片采用130 nm工藝，邏輯單元有5 980個，在Quart-usⅡ8.O平臺下測試，測試結果是GPS信號調(diào)制占用邏輯單元337個，采用ModelSim仿真平臺，編寫TestBench測試文件，在ModelSim平臺下導出時長1 ms的GPS信號數(shù)據(jù)，在Matlab上進行功率譜分析，仿真波形如圖6(a)所示，中心頻率是12.5 MHm將基帶/中頻模塊輸出的GPS中頻信號送到安泰頻譜分析儀AT5011進行頻譜分析，頻譜波形如圖6(b)所示，信號中心頻率為12.5 MHz，中頻信號能量主要集中在主瓣上，仿真結果和實測結果相符合。

　　模擬電路的射頻模塊在進行PCB電路設計時，需要考慮的問題是噪聲干擾，噪聲干擾是影響射頻電路性能的重要因素，在PCB布局時要考慮數(shù)字電路和模擬電路之間的干擾，大功率器件和小功率器件之間的干擾，供電電源的噪聲干擾，高頻線的布線及接地等因素。射頻模塊的驗證是觀察是否將GPS中頻信號上變頻為1 575.42 MHz的信號，測試中將射頻模塊輸出的GPS射頻信號經(jīng)60 dB衰減后送到頻譜分析儀，頻譜顯示信號是一個單頻信號，中心頻率是1 575.4 MHz，測試符合系統(tǒng)設定要求。

　　4 結語

　　通過分析頻率合成器ADF4360-4的工作原理、性能特點及其應用電路設計，結合GPS信號源設計，提出了以FPGA芯片和頻率合成器為核心的GPS信號源的總體設計方案，分數(shù)字電路和模擬電路兩部分進行了設計與實現(xiàn)，并給出了實驗測試。結果表明，以FPGA為核心的基帶/中頻模塊實現(xiàn)了GPS信號的BPSK調(diào)制，擴頻調(diào)制，輸出了12.5 MHz的GPS中頻信號;以頻率合成器ADF4360-4為核心的射頻模塊完成了上變頻功能，將GPS中頻信號調(diào)制到射頻1 575.4 MHz上，測試滿足系統(tǒng)設計要求。