基于LVDS接口的PC M解碼板設計

數字量變換器是一種多路數據采集設備，主要采集各傳感器的輸出信號(及其他需經遙測系統(tǒng)傳送的信號)，將各路信號按一定體制組合起來并加上幀同步碼形成一定格式的PCM數據，互不干擾地通過同一個信道傳送出去。
PCM解碼板是為數字量變換器設計的接收端，把組合信號解調出來，恢復各路原始信息，加以記錄、處理和顯示，用于數字量變換器的單機調試和單元測試。限于測試臺空間的嚴格要求以及測試系統(tǒng)的微型化、高速數據傳輸、低功耗原則，PCM解碼板采用了基于低壓差分信號LVDS的串行通信技術增強了抗噪聲、抗干擾能力，并以時鐘和數據恢復技術解決了限制數據傳輸速率的信號時鐘參差問題，大大提高了數據傳輸的數據率。選用了FPGA作為PCM解碼板控制核心，將各功能模塊由FPGA統(tǒng)一協(xié)調完成，從而簡化了設計的復雜程度，縮短了試驗和開發(fā)周期。

1 模塊硬件結構
PCM解碼板硬件結構，如圖1所示。

PCM解碼板接收到上位機上傳PCM數據命令后，輸出幀同步信號給數字量變換器，并接收數字量變換器輸出的PCM串行數據，在碼同步信號的配合下，將PCM串行數據經FPGA串并轉換后寫入FPGA中的發(fā)送FIFO(First In First Outmemory先進先出存儲器)中。LVDS總線物理層將FPGA中的FIFO內數據包的數據和時鐘信號編碼為20位串行數據上傳。串行數據傳輸示意圖，如圖2所示，TCLK為發(fā)數時鐘，RCLK為解串時鐘。