基于多IP核復(fù)用SoC芯片的可靠性研究

2. 2 多IP核間通信的可靠性研究

IP核間通信總線(xiàn)的穩(wěn)定性直接關(guān)系到整個(gè)系統(tǒng)的可靠性。我們對(duì)IP核間的通信進(jìn)行了研究, 加入一些檢錯(cuò)模塊, 保證通信時(shí)數(shù)據(jù)的正確性, 進(jìn)而提高整個(gè)系統(tǒng)的可靠性。

圖4

IP核間通信采用AMBA 2. 0 AHB 和APB 片上總線(xiàn)協(xié)議, 增加一個(gè)AMBA Controller模塊對(duì)整個(gè)AMBA 片上通信進(jìn)行監(jiān)控,通過(guò)檢錯(cuò)信號(hào)反饋信息對(duì)該模塊采取進(jìn)一步的保護(hù)措施, 當(dāng)出錯(cuò)時(shí), 使整個(gè)流水線(xiàn)重啟, 保證通信數(shù)據(jù)正確, 錯(cuò)誤數(shù)據(jù)被拋棄。檢錯(cuò)算法采用2位奇偶校驗(yàn)。

IP核間可靠性通信原理如圖4所示。

2. 3 嵌入BIST電路, 檢測(cè)IP核的工作狀態(tài)

B IST ( Built- In SelfTest) 是一種芯片內(nèi)建自測(cè)試, 即在芯片上集成一種自我檢測(cè)的電路?；贒FT思想, 在片上集成了一種B IST模塊來(lái)提高系統(tǒng)的可靠性。在芯片內(nèi)增加產(chǎn)生激勵(lì)和做測(cè)試分析的電路, 使芯片不但能完成邏輯功能, 還能在外部給定測(cè)試方式命令時(shí)進(jìn)行自我測(cè)試分析, 并輸出結(jié)果。這種結(jié)構(gòu)的電路既不需要準(zhǔn)備測(cè)試碼, 也不需要專(zhuān)門(mén)的測(cè)試設(shè)備。電路中包含有測(cè)試碼生成部件、掃描測(cè)試電路和測(cè)試結(jié)果輸出部件, 如圖5 所示。

圖5

SoC 芯片在上電運(yùn)行中自動(dòng)對(duì)自己的運(yùn)行狀態(tài)進(jìn)行監(jiān)控, 并通過(guò)掃描輸出信號(hào)即時(shí)返回該IP功能模塊的狀態(tài)信息, 在其它控制模塊中再根據(jù)這些狀態(tài)信息采取相應(yīng)策略保證SoC 的可靠運(yùn)行。

3 結(jié)束語(yǔ)

對(duì)于SoC 芯片, 可靠性是首要考慮的問(wèn)題, 基于多IP復(fù)用SoC 的設(shè)計(jì)技術(shù), 重點(diǎn)解決處理器的可靠性、多IP核間通信的可靠性、IP核工作異常狀態(tài)研究, 可以進(jìn)一步提高SoC 芯片的可靠性。

近幾年來(lái)本單位根據(jù)智能終端產(chǎn)品特點(diǎn), 進(jìn)行智能終端專(zhuān)用SoC 芯片研發(fā), 在SoC的設(shè)計(jì)過(guò)程中充分考慮了其可靠性, 加入了非常全面的可靠性算法, 采用奇偶校驗(yàn)、TMR(三模冗余)寄存器、片上EDAC、流水線(xiàn)重啟和強(qiáng)迫CACHE 不命中等多層次容錯(cuò)機(jī)制來(lái)提高SoC的可靠性, 已在FPGA 驗(yàn)證平臺(tái)上得到驗(yàn)證, 并進(jìn)行SoC 芯片流片和批量生產(chǎn)驗(yàn)證, SoC 芯片的可靠性得到大幅度提高, 驗(yàn)證本方法可行, 具有很好的推廣價(jià)值。