基于FPGA的跳擴(kuò)頻信號(hào)發(fā)送系統(tǒng)設(shè)計(jì)
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2．3．4 濾波放大電路
針對(duì)相位舍位誤差造成的雜散、幅度量化誤差造成的雜散和DAC非理想特性造成的雜散等3個(gè)主要諧波干擾源。且考慮到濾波緩沖放大電路與已有的DDS的PCB板之間的電路的接口可能會(huì)帶來(lái)較大的干擾，必須對(duì)AD9951輸出頻率進(jìn)行濾波處理。橢圓型濾波器在通帶內(nèi)和阻帶內(nèi)都有等波紋的起伏，比巴特沃斯和切比雪夫有更陡的下降梯度，過(guò)渡帶陡峭，在相同性能指標(biāo)下，橢圓濾波器所需的階數(shù)更小。設(shè)計(jì)借助Mult-isim 10．1高頻電路仿真軟件設(shè)計(jì)了9階橢圓低通濾波電路，截至頻率為160 MHz，通帶內(nèi)的衰減低于0.2 dB。本文引用地址：http://butianyuan.cn/article/191295.htm
3 軟件設(shè)計(jì)
根據(jù)系統(tǒng)需求，采用QuartusⅡ8．0開(kāi)發(fā)平臺(tái)，使用VHDL語(yǔ)言編寫(xiě)FPGA器件執(zhí)行程序，軟件設(shè)計(jì)流程如圖10所示。系統(tǒng)上電復(fù)位，等待MCU啟動(dòng)發(fā)送信號(hào)，各個(gè)模塊配置完成，選擇同步發(fā)送時(shí)鐘，等待同步幀頭發(fā)送，同步幀頭以每秒鐘400跳的速率發(fā)送10次，同步幀頭發(fā)送完畢，選擇正常數(shù)據(jù)發(fā)送時(shí)鐘并向MCU產(chǎn)生中斷，從MCU緩存中索取數(shù)據(jù)，MCU將數(shù)據(jù)傳遞給FPGA進(jìn)行基帶處理和中頻調(diào)制。
MCU中斷處理，MCU接收FPGA發(fā)出的中斷信號(hào)，將迅速響應(yīng)中斷，并組織數(shù)據(jù)為一大幀，進(jìn)行初級(jí)糾錯(cuò)處理后，存入緩存，以備FPGA從MCU緩存中取數(shù)據(jù)，保證了中頻調(diào)制數(shù)據(jù)的連續(xù)性。
4 結(jié)束語(yǔ)
依據(jù)跳擴(kuò)頻通信信號(hào)的需求，設(shè)計(jì)了以FPGA和DDS為架構(gòu)，用VHDL語(yǔ)言編程實(shí)現(xiàn)的跳擴(kuò)頻信號(hào)發(fā)送系統(tǒng)，該系統(tǒng)能以連續(xù)的4．8 Kb／s的速率、在108～155．975 MHz范圍內(nèi)寬間隔跳頻發(fā)送數(shù)據(jù)。本設(shè)計(jì)的主要優(yōu)點(diǎn)是采用了軟件無(wú)線電技術(shù)，使用高速、高穩(wěn)定性和高可靠性的集成芯片，體積小重量輕，性價(jià)比高。實(shí)驗(yàn)結(jié)果證明，該跳頻信號(hào)發(fā)送系統(tǒng)可在其外部參數(shù)可控的情況下，穩(wěn)定地傳送全頻段跳頻信號(hào)，具有較高的應(yīng)用價(jià)值。
評(píng)論