FPGA芯片在高速數(shù)據(jù)采集緩存系統(tǒng)中的應(yīng)用

2 芯片的選取
ADC是數(shù)據(jù)采集系統(tǒng)的核心，其性能指標往往是決定數(shù)據(jù)采集系統(tǒng)性能最關(guān)鍵的因素。本系統(tǒng)的中頻頻率為1125 MHz，帶寬BW為250 MHz。ADC選用ATMEL公司的高速采樣芯片AT84AD001本系統(tǒng)采用帶通采樣方式，其采樣頻率低于輸入中頻頻率。但是ADC的輸入帶寬必須大于中頻頻率加二分之一帶寬，AT84AD001的模擬輸入帶寬為1500 MHz，高于1125+125=1250 MHz，故可滿足設(shè)計要求。AT84AD001的最高采樣率為1000MHz，也可以滿足系統(tǒng)要求。此外，AT84AD00l的模擬輸入、時鐘輸入和輸出全部采用差分方式。設(shè)采樣時鐘頻率fsw為500 MHz，內(nèi)部提供了1：l／l：2降速率邏輯，其輸出A、B、C、D四路的數(shù)據(jù)速率分別為fsw／2，數(shù)據(jù)寬度為8位，電平為差分LVDS，數(shù)據(jù)寬度為2x8=16位，但是，由于速率已經(jīng)是250MSPS，故可以直接送給FPGA處理，而不需要再進行專門的降速率處理。
StratixII系列FPGA是Altera公司具有全新構(gòu)架的高密度產(chǎn)品。它采用1．2V電壓、90nm及全銅層SRAM工藝，是采用自適應(yīng)構(gòu)架的FPGA。與第一代Stratix相比，StratixII器件的邏輯密度是前者的2倍，速度也快了50％，在無線通信、高速數(shù)字信號處理和軍事雷達等領(lǐng)域都有廣泛的應(yīng)用前景。本設(shè)計采用其中的EP2S90系列，該系列由三種不同大小的集成RAM塊組成，包括512 bit的M512塊、4Kbit的M4K塊以及512 Kbit的M-RAM塊。其中最大容量的M-RAM塊就有4塊，基于這三種塊的RAM單元最多能達到9 Mbits的容量，因此，StratixII系列FPGA是那些對存儲量要求很高的應(yīng)用的理想選擇。

3 系統(tǒng)的實現(xiàn)及仿真
3．1 ADC接口及控制模塊
本系統(tǒng)選用AT84AD001B芯片，設(shè)計模擬輸入的工作方式為I通道與Q通道有相互獨立的兩路輸入，時鐘輸入的工作方式為I通道和Q通道有各自獨立的時鐘，并分別在上升沿時采樣。
AT84AD001B有MODE、CLK、LDN及DATA等4個引腳用于三線串口配置。其中，MODE為高時，啟用三線串口，設(shè)計時可將此引腳接入FPGA中，以便在FPGA中可以根據(jù)自身需要進行MODE的置O與置l的配置：CLK為三線串口的配置時鐘輸入引腳，該引腳允許輸入的最大時鐘頻率是50 MHz，本設(shè)計的輸入時鐘為20 MHz，可以符合要求；LDN為通過三線串口配置寄存器的開始和結(jié)束信號的輸入引腳；DATA為三線串口的寄存器配置數(shù)據(jù)輸入引腳。
每個三線串口寄存器所需輸入的配置數(shù)據(jù)包括3 bit的寄存器地址和16 bit送入該寄存器的數(shù)據(jù)，總共需配置8個寄存器，其相關(guān)時序圖如3所示。

根據(jù)以上高速采樣相關(guān)的三線串口組成情況，可以得到如圖4所示的AD配置電路。

圖4中各管腳的定義如下：
clk_20m：三線串口時鐘輸入；
rst：復(fù)位；
ad_mode：配置模式；
s_ldn：標志信號腳；
s_data：寄存器數(shù)據(jù)輸入；
其仿真結(jié)果如圖5所示，由圖5可見，在ldn上升沿時寄存器數(shù)據(jù)開始輸入，每20個周期讀入一個寄存器數(shù)據(jù)。由此結(jié)果，即可知配置正確。