模擬BIST的四項基本原則

引言

　　數(shù)字BIST的工作原理：用一個LFSR(線性反饋移位寄存器)生成偽隨機的位模式，并通過臨時配置成串行移位寄存器的觸發(fā)器，將這個位模式加到待測電路上。數(shù)字BIST亦用相同的觸發(fā)器捕獲響應，將移出的結(jié)果壓縮成一個數(shù)字標志，再將其與一個正確的標志作逐位對比。

　　1 “模擬”的定義

　　“模擬”電路對不同的人有不同的含義。一個PLL或SERDES(串行器/解串器)可以看作是數(shù)字的，模擬的，或混合信號的。對這些單元的BIST測試可以是純數(shù)字的，因為這些功能只有數(shù)字輸入和輸出。例如，有些IC會用片上的頻率計數(shù)器

　　來測量PLL的輸出頻率，它是用一個基準頻率的已知周期數(shù)，統(tǒng)計振蕩的周期數(shù)，如果計數(shù)中的任何位不同于期望值，則測試就失敗。很多用于測試IC SERDES收發(fā)器性能的方法是采用環(huán)回的偽隨機數(shù)據(jù)，如檢測到一個誤碼就認為失敗。然而，測試ADC或DAC這類模擬電路時，顯然要求BIST電路可以生成或捕獲模擬信號，即瞬時電壓總是相關(guān)的信號。傳統(tǒng)的模擬電路(如濾波器和線性穩(wěn)壓器)都有模擬輸入與輸出，不過很多都有數(shù)字控制的信號或時鐘。最純粹的模擬電路(如RF電路)可能根本沒有數(shù)字信號。

　　在測試時，模擬電路至少要有一個非確定性瞬態(tài)電壓的信號。測試包括對信號的檢查，是在兩個電壓之間，是數(shù)字值，還是時間閾值;還要檢查信號統(tǒng)計值是否在極限內(nèi);或檢查一個有關(guān)信號的算術(shù)運算值是否在極限之間。對所有具備任何模擬信號的電路，都應采用模擬測試原理。

　　純數(shù)字電路的響應是確定性的，因此，一個可接受的輸出信號只需要采樣一次。不過，如果能看到數(shù)字電路信號足夠多的細節(jié)，如毫伏或皮秒量級，則所有電路都是模擬的。在納米級CMOS工藝時，這種考慮尤其不能忽視，因為對于1V電源軌以及亞納秒級時鐘周期，電源軌噪聲、抖動、溫度以及參量變動都有顯著的影響。測試模擬電路的BIST電路容易受這些效應影響，哪怕BIST幾乎是全數(shù)字的，因此，很多模擬設計者都想了解模擬BIST如何比相同芯片上的模擬電路更精確。

　　2 設計模擬BIST的挑戰(zhàn)

　　設計用于模擬電路的BIST要比精確提供和捕捉模擬信號更加復雜。信號變動與需要測量的參數(shù)都要比數(shù)字BIST處理的邏輯0和邏輯1要多得多。模擬激勵與響應可以從直流電壓、線性斜坡以及脈沖，直到正弦波與頻率調(diào)制。激勵與響應可能還屬于不同的域，從而使挑戰(zhàn)更加復雜化。例如，一個DC電壓輸入可能產(chǎn)生一個頻率輸出。挑戰(zhàn)中還增加了需要分析的各種參數(shù)，它們可能包括幅度、相位延遲，以及SNR(信噪比)，還有DC電壓、峰峰抖動，以及占空比。

　　測試設備一般必須比待測電路精度高一個數(shù)量級。于是，最令人生畏的模擬BIST挑戰(zhàn)就是：如何經(jīng)濟地實現(xiàn)比待測電路更高的精度，而后者很可能已經(jīng)實現(xiàn)了在其硅片面積與技術(shù)下的最佳精度。信號幅度的范圍可能非常巨大。ADC與DAC可以處理動態(tài)范圍高達224的片上模擬信號，相當于8個數(shù)量級。

　　數(shù)字BIST可以比作一個正在給自己的多項選擇測試打分的學生。他將一個模板放在答題紙上，統(tǒng)計正確答案數(shù)。另一方面，模擬BIST則可以比做一個正在做作文考試的學生。這不是一個簡單而客觀的過程。現(xiàn)在，考慮到實用模擬BIST所必須應用的基礎電路原理，應可以了解挑戰(zhàn)的量級了。

　　3 基礎電路原則

　　3.1 原則一

　　通過施加時序不敏感的數(shù)字測試模式、時鐘以及DC電壓，測試機制本身必須是可測的，而無需片外的線性AC信號或測量。ATE(自動測試設備)在離開工廠前，要做大量的校準與測試。要讓BIST成為混合信號ATE的替代方案，就必須在使用前作校準與測試。采用基于掃描的測試，模擬BIST電路的純數(shù)字部分應是可測的，包括邏輯BIST。如果數(shù)字電路包含了延遲線或延遲匹配線路，則應測試這些延遲和延遲增量。測量一個延遲的方法是：將延遲線包含或配置到一個回路振蕩器中，并用片上頻率計數(shù)器測量其振蕩頻率。

　　對模擬BIST中純 模擬部分的測試則更復雜。有些研究人員建議在自己的模擬BIST中使用一個ADC或DAC，暗含著ATE可以測試它的假設;然而，混合信號ATE仍將是必要的，因此削弱了BIST的很多優(yōu)勢。

　　也許最陳舊的BIST技術(shù)就是將一個DAC輸出連回到一個ADC輸入，或?qū)⒁粋€調(diào)制器輸出連到一個解調(diào)器輸入，以此完成整個數(shù)字測試。這種方法仿佛是用一個未經(jīng)測試的電路，去測試另外的電路，對補償失誤不敏感。例如，對于ADC中補償?shù)南嗨品蔷€性，DAC的非線性則可能過高，因為兩者一起要好于任何單獨一個。

　　3.2 原則二

　　模擬BIST的第二個原則是欠采樣，即慢于Nyquist速率的采樣，這意味著采樣速率要低于最高頻率的兩倍——這對于較慢地分析一個信號是必需的。較慢的采樣還有利于使BIST電路小于待測電路。

　　在有些自校準方法中，會用一個低速ADC去欠采樣一只高速ADC或DAC的模擬信號。一級sigma-delta調(diào)制器是小而簡單的模擬電路，如果帶寬降低就可以將模擬信號轉(zhuǎn)換為任意分辨率的數(shù)字碼流。調(diào)制器可以采樣一個1600萬次/秒的信號，產(chǎn)生1600個1 bit的采樣;調(diào)制器可以對這些采樣作數(shù)字濾波，產(chǎn)生100萬個4位分辨率采樣/秒，或16000個16 位采樣/秒，每種情況都將可用帶寬減少至1/16。欠采樣可以讓一個較窄的興趣帶寬定位于原始信號頻率的中心，使其轉(zhuǎn)換為一個低的頻率，從而更便于做分析。不過，欠采樣也要付出混疊效應的代價，這是必須考慮的。

　　另一個采樣的例子是一個PLL BIST，它使用PLL的輸入基準時鐘沿，去采樣PLL的輸出(圖1a)。此時，一個基準通過一個可調(diào)延遲線，為一只鎖存器提供時鐘，鎖存器完成采樣工作。假設鎖存器的輸出計數(shù)1000個時鐘周期，然后延遲遞增。這個動作不斷重復，直到鎖存器獲得了累加的分布函數(shù)(圖1b)。PLL的輸出頻率可以比其基準頻率高出很多倍。這種BIST不能檢測到基準時鐘沿之間的抖動，但另外一種采用略微偏移的采樣頻率的技術(shù)，可以在輸