一種基于鎖相環(huán)的時(shí)鐘系統(tǒng)設(shè)計(jì)

圖1：鎖相環(huán)在時(shí)鐘產(chǎn)生中應(yīng)用。

鎖相環(huán)廣泛應(yīng)用于時(shí)鐘系統(tǒng)設(shè)計(jì)中，其中包括相位同步以及時(shí)鐘倍頻等應(yīng)用。通常，當(dāng)芯片工作頻率高于一定頻率時(shí)，就需要消除由于芯片內(nèi)時(shí)鐘驅(qū)動(dòng)所引起的片內(nèi)時(shí)鐘與片外時(shí)鐘間的相位差，嵌入在芯片內(nèi)部的PLL可以消除這種時(shí)鐘延時(shí)。此外，很多芯片控制鏈邏輯需要占空比為50%的時(shí)鐘，因此需要一個(gè)2倍于此的時(shí)鐘源，集成在芯片內(nèi)部的PLL可以將外部時(shí)鐘合成為此時(shí)鐘源。

系統(tǒng)集成PLL可以從內(nèi)部觸發(fā)，比從外部觸發(fā)更快且更準(zhǔn)確，能有效地避免一些與信號(hào)完整性相關(guān)的問(wèn)題。系統(tǒng)集成PLL的另一個(gè)顯著特點(diǎn)是通過(guò)調(diào)節(jié)位于鎖相環(huán)反饋回路中的時(shí)鐘樹(shù)緩沖區(qū)中的參數(shù)，鎖相環(huán)能夠產(chǎn)生相對(duì)于參考輸入時(shí)鐘頻率不同倍率的內(nèi)核時(shí)鐘，這種調(diào)節(jié)能確保芯片和外部接口電路之間快速同步和有效的數(shù)據(jù)傳輸。

在高性能處理器時(shí)鐘系統(tǒng)設(shè)計(jì)中，通常需要鎖相環(huán)產(chǎn)生片上時(shí)鐘。本文以一種200MHz的時(shí)鐘系統(tǒng)設(shè)計(jì)為實(shí)例介紹一種基于鎖相環(huán)的時(shí)鐘系統(tǒng)設(shè)計(jì)，其中輸入?yún)⒖碱l率是25MHz，相位噪聲為-100dBc/Hz@100kHz,壓控振蕩器增益為380MHz/V,工作電壓為5V。仿真和測(cè)試結(jié)果表明該設(shè)計(jì)能滿(mǎn)足系統(tǒng)要求。

環(huán)路結(jié)構(gòu)

以鎖相環(huán)為基礎(chǔ)的時(shí)鐘產(chǎn)生結(jié)構(gòu)如圖1所示：外部25MHz的參考時(shí)鐘信號(hào)或總線(xiàn)時(shí)鐘(BusCLK)先進(jìn)入到一個(gè)接收緩沖器，在進(jìn)入鑒頻鑒相器(PFD)之前要經(jīng)過(guò)一個(gè)分頻器，分頻系數(shù)為M₁，得到圖1中φ_i，然后與從分頻器M₆來(lái)的內(nèi)部反饋信號(hào)Ф_o在PFD中比較，得到誤差信號(hào)Ф_e，它將作為電荷泵以及濾波網(wǎng)絡(luò)的輸入，用以控制壓控振蕩器(VCO)。VSPACE=12 HSPACE=12 alt="一種基于鎖相環(huán)的時(shí)鐘系統(tǒng)設(shè)計(jì) ">

VCO的輸出先經(jīng)過(guò)M₃分頻，再通過(guò)緩沖以后產(chǎn)生系統(tǒng)的主時(shí)鐘PClk。同時(shí)，主時(shí)鐘在進(jìn)入分頻器M₆之前先通過(guò)H樹(shù)形時(shí)鐘分布網(wǎng)絡(luò)，最后返回鑒相器，這樣就形成了整個(gè)反饋回路。從平衡的角度來(lái)看， PFD的兩個(gè)輸入必須在頻率和相位上保持一致，因此所得到的芯片內(nèi)核時(shí)鐘和輸入的總線(xiàn)時(shí)鐘的比值f_pclk/f_bus必須與M₆/M₁相等。通過(guò)改變M₆以及M₁的值，可以得到輸入時(shí)鐘頻率的整數(shù)倍或者分?jǐn)?shù)倍值。由于芯片要求時(shí)鐘不能出現(xiàn)漂移，所以輸出時(shí)鐘占空比以及系統(tǒng)的相位調(diào)整能力必須對(duì)環(huán)境以及工藝參數(shù)變化不敏感。VCO的輸出也可以切換到分頻器M₅上，得到的輸出可作為二級(jí)高速緩存(L2)的時(shí)鐘。同理，f_vco=M₃×f_pclk =M₅×f_L2CLK，二級(jí)緩存的輸出頻率也可以通過(guò)調(diào)整M₃以及M₁來(lái)得到理想的值。

環(huán)路構(gòu)成分析

整個(gè)環(huán)路中包括鑒相器、濾波器、壓控振蕩器、分頻器、共模抑制和鎖定檢測(cè)等模塊，以下介紹主要模塊的結(jié)構(gòu)：

1. 鑒相器

數(shù)字鑒頻鑒相器產(chǎn)生的輸出信號(hào)能夠表達(dá)頻率及相位相對(duì)超前或者滯后信息，然后送到電荷泵。復(fù)位信號(hào)到達(dá)以后，θ_i的每一個(gè)上升沿都觸發(fā)“UP”信號(hào)，直到θ_o的一個(gè)上升沿到達(dá)，這樣就結(jié)束UP的置位狀態(tài)轉(zhuǎn)入系統(tǒng)復(fù)位狀態(tài)。同樣，如果θ_o上升沿先于θ_i到達(dá)， “DOWN”被置位，直到θ_i的一個(gè)上升沿到達(dá)，繼而轉(zhuǎn)入復(fù)位狀態(tài)。除非兩個(gè)輸入相位以及頻率非常接近，即進(jìn)入所謂的“鑒相死區(qū)”，一般脈沖的寬度正比于兩個(gè)輸入之間的相差大小。鑒相器結(jié)構(gòu)如圖2所示。

2. 壓控振蕩器

壓控振蕩器是鎖相環(huán)中關(guān)鍵部件，在實(shí)際應(yīng)用中有很多種結(jié)構(gòu)，圖3是一種常用的結(jié)構(gòu)。其中D延遲單元是整個(gè)環(huán)路的關(guān)鍵部件，選擇單元M負(fù)責(zé)選擇不同的數(shù)據(jù)通道。

從圖3中可以看出，整個(gè)壓控振蕩器是建立在一個(gè)帶有內(nèi)部延遲單元的環(huán)形振蕩器基礎(chǔ)上。與灌電流型以及電流調(diào)制型壓控振蕩器相比較，此類(lèi)差分環(huán)形振蕩器非常廣泛地用在芯片時(shí)鐘發(fā)生電路中，同時(shí)內(nèi)嵌延時(shí)單元的壓控振蕩器有相對(duì)較低的VCO增益，所以非常適合于差分控制以及信號(hào)路徑上電路的實(shí)現(xiàn)。實(shí)驗(yàn)表明，具有低增益內(nèi)嵌延時(shí)單元的振蕩器的“抖動(dòng)”明顯比高增益環(huán)小很多，因?yàn)樵诘驮鲆娼Y(jié)構(gòu)中噪聲很容易解耦。振蕩器內(nèi)嵌延遲環(huán)節(jié)的工作頻率一般有一定限制，為確保環(huán)路單調(diào)性，一般上下限之比必須小于2:1，但也可以通過(guò)選擇適當(dāng)?shù)姆诸l器比例系數(shù)，或者在VCO的信號(hào)路徑上增加編程能力來(lái)有效提高其工作頻率范圍。