3-DES算法的FPGA實(shí)現(xiàn)
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引 言
從技術(shù)角度講，網(wǎng)絡(luò)安全除了依賴(lài)安全的網(wǎng)絡(luò)通信協(xié)議及應(yīng)用協(xié)議外，更多地取決于網(wǎng)絡(luò)設(shè)備如交換機(jī)、路由器等所提供的加/解密功能。目前，基于DES算法的加/解密硬件仍在廣泛應(yīng)用于國(guó)內(nèi)衛(wèi)星通信、網(wǎng)關(guān)服務(wù)器、機(jī)頂盒、視頻傳輸以及其它大量的數(shù)據(jù)傳輸業(yè)務(wù)中。
然而，隨著密碼分析技術(shù)的不斷發(fā)展，超期服役的DES算法已被攻破，隨即美國(guó)商業(yè)部提出采用以Rijndael算法的AES作為新一代的加密算法。在不對(duì)原有應(yīng)用系統(tǒng)作大的改動(dòng)的情況下，3-DES算法有了很大的生存空間，被大量用來(lái)替換已不安全的DES算法。所以對(duì)3-DES算法的高速實(shí)現(xiàn)，仍具有一定的實(shí)際應(yīng)用意義。
1 3-DES算法介紹
1999年，NIST將3-DES指定為過(guò)渡的加密標(biāo)準(zhǔn)。3-DES是DES的一個(gè)更安全的變形（關(guān)于DES算法的詳細(xì)資料，可見(jiàn)參考文獻(xiàn)[1]、[2]）。DES算法運(yùn)算的框圖如圖1。其中S盒是3-DES（DES）算法的心臟，靠它實(shí)現(xiàn)非線(xiàn)性變換。
dk(x)表示用DES算法對(duì)64位的位串的加密和解密，密鑰為K；則64位的密文c是通過(guò)執(zhí)行下面的運(yùn)算得到的：
其中K1、K2、K3是56位的DES密鑰。
從密文c導(dǎo)出明文x的3-DES的解密過(guò)程是加密過(guò)程的反過(guò)程，其描述如下：
其結(jié)構(gòu)如圖2。
在通常使用的所有64位的分組密碼中，3-DES是最安全的；但是，如果用軟件來(lái)實(shí)現(xiàn)，它也是這些分組密碼中最慢的。通過(guò)硬件設(shè)計(jì)，3-DES的性能勝過(guò)大多數(shù)其它用軟件實(shí)現(xiàn)的分組密碼。
2 FPGA實(shí)現(xiàn)設(shè)計(jì)
本設(shè)計(jì)采用實(shí)驗(yàn)室現(xiàn)有試驗(yàn)開(kāi)發(fā)板上Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100作為算法載體，在其中實(shí)現(xiàn)控制器和三個(gè)DES模塊以及密鑰的生成，通過(guò)控制器實(shí)現(xiàn)加、解密功能。從上邊的介紹可以看到，3-DES（DES）算法沒(méi)有大量的復(fù)雜數(shù)學(xué)計(jì)算（如乘、帶進(jìn)位的加、模等），在加/解密過(guò)程和密鑰生成過(guò)程中僅有邏輯運(yùn)算和查表運(yùn)算。這些特點(diǎn)為采用FPGA進(jìn)行高速設(shè)計(jì)提供了契機(jī)。
2.1 DES模塊的設(shè)計(jì)結(jié)構(gòu)
每個(gè)DES模塊的實(shí)現(xiàn)是用一個(gè)輪函數(shù)實(shí)現(xiàn)的16份拷貝通過(guò)深度細(xì)化的流水線(xiàn)處理來(lái)完成的，以獲得最高的性能。
采用循環(huán)全部打開(kāi)和流水線(xiàn)結(jié)構(gòu)來(lái)設(shè)計(jì)。循環(huán)全部打開(kāi)后，實(shí)現(xiàn)全部16輪結(jié)構(gòu)并串在一起，只要一個(gè)時(shí)鐘周期就可以完成一個(gè)數(shù)據(jù)塊的加密或解密；通過(guò)多占很大的空間來(lái)?yè)Q得速度上的大幅度提高，然后再在每輪的中間加上寄存器來(lái)實(shí)現(xiàn)流水線(xiàn)。在第一時(shí)鐘周期，第一塊數(shù)據(jù)經(jīng)過(guò)第一輪處理存入寄存器1中。在下一個(gè)時(shí)鐘周期，寄存器1中的結(jié)果經(jīng)過(guò)第二輪處理存入寄存器2中；同時(shí)，第二塊數(shù)據(jù)可以經(jīng)過(guò)第一輪處理存入寄存器1。這樣，多塊數(shù)據(jù)實(shí)現(xiàn)了同時(shí)處理。另外，在設(shè)計(jì)中通過(guò)使用16個(gè)寄存器，使得加/解密速度可以提高近16倍。在DES模塊的每一輪中設(shè)計(jì)3級(jí)流水線(xiàn)，盡管這樣增加了48個(gè)周期的時(shí)延，但卻進(jìn)一步提高了整體處理的速度性能；同時(shí)，將數(shù)據(jù)加/解密部分和密鑰生成部分分開(kāi)單獨(dú)設(shè)計(jì)，可以減少相鄰流水線(xiàn)級(jí)間的邏輯層數(shù)目。
2.2 S盒設(shè)計(jì)
DES的8個(gè)S盒分別是一個(gè)滿(mǎn)足特殊性能的6~4位的變換。在VHDL或Verilog語(yǔ)言中，可以直接用CASE語(yǔ)句來(lái)實(shí)現(xiàn)。這是最簡(jiǎn)單的實(shí)現(xiàn)方法，但是HDL語(yǔ)言都屬于高級(jí)語(yǔ)言，它們強(qiáng)烈依賴(lài)于編譯器的優(yōu)化能力，往往對(duì)設(shè)計(jì)者來(lái)說(shuō)，涉及得越少、編程越簡(jiǎn)單，代碼效率越不高，這對(duì)于高速實(shí)現(xiàn)來(lái)說(shuō)是不可取的。在實(shí)現(xiàn)過(guò)程中通過(guò)分析工具也發(fā)現(xiàn)，依賴(lài)于編譯器的實(shí)現(xiàn)不但復(fù)雜，而且占用大量的空間。這樣，S盒成了速度的瓶頸，為此，采用ROM來(lái)實(shí)現(xiàn)。XC2S100的LUT可以配置為16×1位的ROM，把輸入的6位作為地址，對(duì)應(yīng)的地址空間里存放的就是輸出的4位，從而實(shí)現(xiàn)了6~4位的查找表LUT，所需時(shí)間只是FPGA中CLB的傳輸時(shí)間加上傳輸線(xiàn)上的延時(shí)，如圖3。
2.3 密鑰生成器設(shè)計(jì)
密鑰生成器的設(shè)計(jì)是獨(dú)立于DES輪函數(shù)運(yùn)算實(shí)現(xiàn)的，采用3級(jí)流水線(xiàn)來(lái)與輪函數(shù)中的流水線(xiàn)相平衡，單輪的實(shí)現(xiàn)如圖4。
2.4 3-DES的實(shí)現(xiàn)
將上述所設(shè)計(jì)的三份DES模塊在FPGA中組合，實(shí)現(xiàn)如圖5所示的完整連接。整個(gè)時(shí)延約為單個(gè)DES模塊的三倍。
結(jié) 語(yǔ)
我們?cè)赬ilinx的開(kāi)發(fā)平臺(tái)Foundation 4.2i下用Verilog HDL完成設(shè)計(jì)，并進(jìn)行了綜合和仿真；成功下載到我們實(shí)驗(yàn)室的試驗(yàn)板上的XC2S100中，用VC++ 6.0編寫(xiě)了測(cè)試程序；在Windows98下運(yùn)行，均 能正確實(shí)現(xiàn)加/解密功能。在試驗(yàn)板上晶振為25MHz的情況下，大致評(píng)測(cè)出加密速度為520Mb/s。
評(píng)論