臺積電率先推出40納米制程

臺積電今（24）日表示，領先專業(yè)集成電路制造服務領域推出40納米制程。此一新世代制程包括提供高效能優(yōu)勢的40納米泛用型制程（40G）以及提供低耗電量優(yōu)勢的40納米低耗電制程（40LP）；同時提供完備的40納米設計服務套件及包括經過制程驗證的合作廠商硅智材、設計自動化工具，以及臺積公司的電性參數模型（SPICE Model）及核心基礎硅智材的完整設計生態(tài)環(huán)境。而首批客戶產品預計于2008年第二季產出。

臺積公司40納米制程重點：
 芯片閘密度（Raw gate density）是65納米制程的2.35倍，
運作功率（Active power）較45納米制程減少幅度可達15%，
 創(chuàng)下業(yè)界SRAM單位元尺寸及宏尺寸的最小紀錄，
 提供泛用型制程及低耗電制程以滿足多種不同產品應用，
 已經有數十個客戶進行產品設計，
 客戶已經頻繁使用晶圓共乘服務進行產品驗證。

繼2007年為客戶成功投產45納米產品后，臺積公司又迅速地締造新的里程碑，率先推出具備更佳競爭優(yōu)勢的40納米低耗電量及泛用型制程。原本45納米制程的芯片閘密度是65納米制程的2倍，經由制造上的創(chuàng)新，40納米低耗電量及泛用型制程的芯片閘密度更進一步提高，達到65納米制程的2.35倍。此外，40納米制程低耗電量制程的芯片運作功率較45納米制程減少幅度可達15%。

臺積公司先進技術行銷處資深處長尉濟時表示：「芯片設計人員無需更改芯片設計或采用新的設計準則，只要采用臺積公司45納米制程設計流程，便可以直接獲得40納米制程所提供的競爭優(yōu)勢。臺積公司的努力是務必使在芯片制造端這一轉換過程清楚透明，讓芯片設計人員沒有后顧之憂，可以專心致力于提升產品的效能?！?br />
40納米低耗電量制程適用于對晶體管漏電高度敏感的產品應用，例如通訊及行動產品；40納米泛用型制程則適用于高效能的產品應用，例如中央處理器、繪圖處理器、游戲機、網絡、可程序化邏輯門陣列（FPGA）以及其它高效能消費型產品應用。40納米制程是由45納米制程直接微縮 （Linear shrink），而其SRAM效能則完全相同，單位元面積僅有0.242平方微米，創(chuàng)下目前業(yè)界的最小紀錄。

除了尺寸及效能的雙重優(yōu)勢外，不論是40納米泛用型制程或是低耗電量制程，都可以搭配混合信號、射頻以及嵌入式DRAM制程，以滿足多種不同的產品應用。臺積公司40納米制程結合了193納米浸潤式曝影技術以及超低介電系數（Extreme low-k dielectric, ELK）組件連接材料的優(yōu)勢，其邏輯制程可搭配低耗電量三閘級氧化層（Triple gate oxide, LPG）來支持高效能無線及行動產品應用。此外，40納米泛用型及低耗電量制程皆提供多種不同運作電壓以及1.8伏特及2.5伏特的輸入/輸出電壓以滿足不同產品的需求。

臺積公司今年的40納米制程晶圓共乘服務預計于四月、六月、八月、十月及十二月推出。目前，第一波客戶采用45納米／40納米晶圓共乘服務已超過200個共乘座（Shuttle Block）。臺積公司將先于晶圓十二廠提供40納米泛用型及低耗電量制程制造服務，未來會視客戶需求再擴展至晶圓十四廠。