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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì)

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì),本文設(shè)計(jì)了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級(jí)延遲單元能方便的獲得正交輸出時(shí)鐘，每級(jí)采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號(hào)，在有效降低靜態(tài)功耗的同時(shí)．具有較好的抗噪聲能力。在延遲單元的設(shè)計(jì)時(shí)。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點(diǎn)。仿真結(jié)果表明．電路叮實(shí)現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時(shí)鐘系統(tǒng)的要求。
關(guān)鍵字：振蕩器設(shè)計(jì) 環(huán)形 CMOS 內(nèi)嵌 PLL DSP

摘要：通過對(duì)DDS的信號(hào)模擬器設(shè)計(jì)的研究，不僅設(shè)計(jì)出能夠?qū)崿F(xiàn)普通射頻合成信號(hào)源的功能，正如能夠在幅度、頻率等方面對(duì)所需生成的信號(hào)加以控制，也能夠?qū)崿F(xiàn)定頻、掃頻以及跳頻等輸出方式上的選擇。同時(shí)，該系統(tǒng)增加
關(guān)鍵字： DDS 信號(hào)模擬器

基于模型的DDS芯片設(shè)計(jì)與實(shí)現(xiàn),摘要：介紹了一種基于模型的DDS芯片的設(shè)計(jì)方法。根據(jù)DDS基本原理,在MATLAB環(huán)境下建立模型,用System Generator產(chǎn)生VHDL程序,并在ISE軟件中編寫仿真和控制程序,最后在Spartan-3E Starter Kit開發(fā)板上實(shí)現(xiàn)設(shè)計(jì)。與傳統(tǒng)的
關(guān)鍵字：設(shè)計(jì) 實(shí)現(xiàn) 芯片 DDS 模型基于

基于DSP和DDS的三維感應(yīng)測(cè)井高頻信號(hào)源實(shí)現(xiàn),　引言　　高頻信號(hào)源設(shè)計(jì)是三維感應(yīng)測(cè)井的重要組成部分。三維感應(yīng)測(cè)井的原理是利用激勵(lì)信號(hào)源通過三個(gè)正交的發(fā)射線圈向外發(fā)射高頻信號(hào)，再通過多組三個(gè)正交的接收線圈，得到多組磁場(chǎng)分量，從而準(zhǔn)確測(cè)量地層各向異性
關(guān)鍵字：高頻信號(hào)源實(shí)現(xiàn) 測(cè)井感應(yīng) DSP DDS 三維基于

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中用來緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點(diǎn)，將FIFO和鎖相環(huán)設(shè)計(jì)在一塊芯片上。因?yàn)槲词褂猛鈷霧IFO和PLL器件，使得板卡設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個(gè)采集系統(tǒng)時(shí)鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進(jìn)行升級(jí)維護(hù)。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) 應(yīng)用雷達(dá) 高速 FIFO PLL 異步

自動(dòng)反饋調(diào)節(jié)時(shí)鐘恢復(fù)電路設(shè)計(jì),0 引言
信息技術(shù)的迅猛發(fā)展使得人們對(duì)數(shù)據(jù)傳輸交換的速度要求越來越高，因此，各種高速接口總線規(guī)范應(yīng)運(yùn)而生，從USBl．1到USB3．0，從PATA到SATA，從PCI總線到PCI―Express，其接口總線速度也由最初的Kbyte發(fā)展
關(guān)鍵字：恢復(fù) 電路設(shè)計(jì) 時(shí)鐘調(diào)節(jié) 反饋自動(dòng) PLL 時(shí)鐘恢復(fù) 自動(dòng)反饋 CDR 高速串行總線

基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
關(guān)鍵字：設(shè)計(jì) 信號(hào)源 DDS FPGA 基于 FPGA，DDS，Verilog HDL

介紹了DDS技術(shù)的原理和特性，采用DDS芯片AD9833產(chǎn)生正弦波音階信號(hào)構(gòu)建音源發(fā)生器，給出了主要電路和關(guān)鍵程序。
關(guān)鍵字： 9833 DDS AD 芯片

由于超寬帶信號(hào)的帶寬很寬，傳統(tǒng)的信號(hào)產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號(hào)產(chǎn)生技術(shù)，優(yōu)勢(shì)互補(bǔ)。通過ADS結(jié)合Matlab對(duì)系統(tǒng)的模型建立和性能分析證明，該方案輸出信號(hào)性能優(yōu)良，完全能滿足設(shè)計(jì)要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
關(guān)鍵字：產(chǎn)生方案信號(hào) Chirp-UWB DDS PLL 基于轉(zhuǎn)換器

頻率合成技術(shù)起源于二十世紀(jì)30年代，當(dāng)時(shí)所采用的頻率合成方法是直接頻率合成。它是利用混頻、倍頻、分頻的方法由參考源頻率經(jīng)過加、減、乘、除運(yùn)算，直接組合出所需要的的頻率。它的優(yōu)點(diǎn)是捷變速度快，相位噪
關(guān)鍵字： DDS 雜散分析方法

介紹基于DDS的信號(hào)發(fā)生器工作原理和設(shè)計(jì)過程，并對(duì)關(guān)鍵模塊及外圍電路進(jìn)行了仿真和誤差分析。經(jīng)功能驗(yàn)證和分析測(cè)試，達(dá)到了預(yù)定的各項(xiàng)技術(shù)指標(biāo)。旨在建立一種以FPGA為核心，功能可裁剪、波形任意調(diào)整的高性能信號(hào)發(fā)生器設(shè)計(jì)方法。采用該設(shè)計(jì)法將有效地降低開發(fā)成本，提高設(shè)計(jì)效率，并具有一定的工程指導(dǎo)意義和實(shí)用價(jià)值。
關(guān)鍵字： FPGA DDS 信號(hào)發(fā)生器