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依托FPGA開發(fā)高性能網(wǎng)絡(luò)安全處理平臺

  • 通過FPGA來構(gòu)建一個低成本、高性能、開放架構(gòu)的數(shù)據(jù)平面引擎可以為網(wǎng)絡(luò)安全設(shè)備提供性能提高的動力。隨著互聯(lián)網(wǎng)技術(shù)的飛速發(fā)展，性能成為制約網(wǎng)絡(luò)處理的一大瓶頸問題。FPGA作為一種高速可編程器件，為網(wǎng)絡(luò)安全流量處理提供了一條低成本、高性能的解決之道。
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目標(biāo)設(shè)計平臺使基于FPGA的系統(tǒng)開發(fā)易如反

  • 賽靈思公司在正式發(fā)布新一代旗艦產(chǎn)品高性能Virtex-6和低成本Spartan-6 FPGA時，首次提出了“目標(biāo)設(shè)計平臺”的新概念。賽靈思目標(biāo)設(shè)計平臺包含五個關(guān)鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業(yè)界成熟設(shè)計方法的設(shè)計環(huán)境、采用業(yè)界標(biāo)準(zhǔn)FPGA多層連接器的可擴展板和套件、提供接口的IP內(nèi)核和強大的參考設(shè)計。
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基于FPGA的線陣CCD驅(qū)動時序及模擬信號處理的設(shè)計

  • 基于FPGA設(shè)計的驅(qū)動電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點是集成度高、速度快、可靠性好。若要改變驅(qū)動電路的時序，增減某些功能，僅需要對器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實現(xiàn)驅(qū)動電路的更新?lián)Q代。通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅(qū)動時序及AD9826的采樣時序進行了設(shè)計及結(jié)果仿真，使CCD的驅(qū)動變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對其他CCD時
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基于高速FPGA的PCB設(shè)計技術(shù)

  • 本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖設(shè)計投入大量時間和精力之前搞清楚目標(biāo)是什么。一旦完成了版圖設(shè)計，重新設(shè)計就會耗費大量的時間和金錢，即便是對走線的寬度作略微的調(diào)整。不能依賴PCB版圖工程師做出能夠滿足實際需求的設(shè)計來。原理圖設(shè)計師要一直提供指導(dǎo)，作出精明的選擇，并為解決方案的成功負(fù)起責(zé)任。
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用FPGA實現(xiàn)FIR濾波器

  • 你接到要求用FPGA實現(xiàn)FIR濾波器的任務(wù)時，也許會想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個設(shè)計的最佳方法是什么?還有這個設(shè)計應(yīng)該怎樣在FPGA中實現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進行設(shè)計，因為FIR是用FPGA實現(xiàn)的最普通的功能。
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克服FPGA I/O引腳分配挑戰(zhàn)

  • 賽靈思公司開發(fā)了一種規(guī)則驅(qū)動的方法。首先根據(jù)PCB和FPGA設(shè)計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設(shè)計小組就可以盡可能早地開始各自的設(shè)計流程。 如果在設(shè)計流程的后期由于PCB布線或內(nèi)部FPGA性能問題而需要進行調(diào)整，在采用這一方法晨這些問題通常也已經(jīng)局部化了，只需要在PCB或FPGA設(shè)計中進行很小的設(shè)計修改。
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用最新工具解決FPGA設(shè)計中的時序問題

  • 　　時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現(xiàn)場應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發(fā)揮到極致來幫助客戶解決其時序問題。當(dāng)然好消息就是通過這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時序問題。
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Verilog串口通訊設(shè)計

  • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計中已經(jīng)被廣泛使用。這種設(shè)計方式可以將以前需要多塊集成芯片的電路設(shè)計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠性和設(shè)計的靈活性。本文詳細介紹了已在實際項目中應(yīng)用的基于FPGA的串口通訊設(shè)計。本設(shè)計分為硬件電路設(shè)計和軟件設(shè)計兩部分，最后用仿真驗證了程序設(shè)計的正確性。
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選擇正確的FPGA設(shè)計工具

  • 在綜合和仿真方面，EDA供應(yīng)商是公認(rèn)的專家；而在物理設(shè)計和硬件驗證方面，只有FPGA廠商能設(shè)計和提供為芯片專門優(yōu)化的后端工具。我們的經(jīng)驗是借助于領(lǐng)先EDA供應(yīng)商的專業(yè)技術(shù)使FPGA設(shè)計工具套件為用戶提供更高的價值。
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一種基于FPGA的可重構(gòu)密碼芯片的設(shè)計與實現(xiàn)

  • 目前，國內(nèi)外廣泛使用的密碼處理芯片大都是實現(xiàn)某種特定密碼算法的專用芯片，如MD5芯片、SHA-1芯片等。由于專用密碼芯片實現(xiàn)的密碼算法是確定的且不可更改的，因此難以滿足不同密碼用戶多層次的安全性需要。為克服這一缺陷，本文設(shè)計一種新型的密碼處理芯片——可重構(gòu)密碼芯片。
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利用FPGA IP平臺引進微控制器系統(tǒng)級芯片

  • 工業(yè)設(shè)計人員所面對的上市時間壓力從未如此巨大。不論是設(shè)計網(wǎng)絡(luò)接口、電機控制器、邏輯控制器、通信系統(tǒng)、或任何數(shù)以百計的工業(yè)應(yīng)用，F(xiàn)PGA結(jié)合種類繁多的可用IP正成為工業(yè)設(shè)計的優(yōu)選方案。就上市時間、執(zhí)行的靈活性及未來的產(chǎn)品廢棄過時等因素而言，F(xiàn)PGA較ASSP和ASIC解決方案具有更多優(yōu)勢。
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基于FPGA的8051微控制器接口實現(xiàn)

  • 本設(shè)計充分利用了Vertex器件的LUTs(Look-Up Tables)替代觸發(fā)器和基本門電路搭建乘法器和加法器這兩個顯著的結(jié)構(gòu)特點，節(jié)省了大量的觸發(fā)器資源，增加了器件利用率、布通率，DLL的運用降低了布線延遲，實現(xiàn)了通信的完全同步。筆者采用Xilinx公司的FPGA芯片自行設(shè)計了8051IP核與外圍設(shè)備的接口，完成了8051與外圍設(shè)備之間的通信功能，并且源代碼中的參數(shù)可調(diào)，可作為IP軟核提供給8051開發(fā)用戶。
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基于FPGA電火花加工脈沖電源設(shè)計

  • 本文在EDM機理與嵌入式技術(shù)領(lǐng)域最新研究成果的基礎(chǔ)上，針對目前微細EDM加工中電源的研究現(xiàn)狀，提出了一種新型的智能型EDM脈沖電源，該電源的脈間精度可以達到0.2μs，是一般的分立軟件和集成電路所不能達到的，脈寬，脈間的大小可參數(shù)話，這些設(shè)置都是在軟件中進行，并且采用FPGA設(shè)計具有可進行更新，保密性好。
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如何采用SystemVerilog來改善基于FPGA的ASIC原型

  • ASIC在解決高性能復(fù)雜設(shè)計概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險的,如90nm ASIC/SoC設(shè)計大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實現(xiàn)ASIC.但是,但ASIC集成度較大時,需要幾個FPGA來實現(xiàn),這就需要考慮如何來連接ASIC設(shè)計中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
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基于FPGA技術(shù)的IDE硬盤接口的設(shè)計

  • 本文介紹了一種基于FPGA技術(shù)的IDE硬盤接口的設(shè)計。該卡提供兩個符合ATA-6規(guī)范的接口，采用FPGA實現(xiàn)了兩套IDE接口功能，設(shè)計支持PIO和Ultra DMA傳輸模式，文章側(cè)重于介紹用FPGA實現(xiàn)IDE接口協(xié)議的具體方法。
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