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數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM
- 數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM-業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時(shí)鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合,且能夠降低抖動(dòng),并實(shí)現(xiàn)過(guò)濾功能。
- 關(guān)鍵字: 數(shù)字時(shí)鐘管理 FPGA 賽靈思
Verilog HDL簡(jiǎn)明教程(part1)
- Verilog HDL簡(jiǎn)明教程(part1)-Verilog HDL是一種硬件描述語(yǔ)言,用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述,并可在相同描述中顯式地進(jìn)行時(shí)序建模。
- 關(guān)鍵字: VerilogHDL FPGA
什么是FPGA,ASIC,如何設(shè)計(jì)一個(gè)適用于它們的供電系統(tǒng)
- 什么是FPGA,ASIC,如何設(shè)計(jì)一個(gè)適用于它們的供電系統(tǒng)-目前,在集成電路界ASIC被認(rèn)為是一種為專(zhuān)門(mén)目的而設(shè)計(jì)的集成電路。是指應(yīng)特定用戶(hù)要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。ASIC的特點(diǎn)是面向特定用戶(hù)的需求,ASIC在批量生產(chǎn)時(shí)與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn)
- 關(guān)鍵字: fpga asic 電源
FPGA技術(shù)協(xié)助嵌入式系統(tǒng)競(jìng)逐于機(jī)器學(xué)習(xí)之路
- FPGA技術(shù)協(xié)助嵌入式系統(tǒng)競(jìng)逐于機(jī)器學(xué)習(xí)之路-機(jī)器學(xué)習(xí)技術(shù)是人工智能的一個(gè)重要科學(xué)發(fā)展,透過(guò)在經(jīng)驗(yàn)學(xué)習(xí)中改善具體算法的效能,而且用來(lái)訓(xùn)練的數(shù)據(jù)越多,所學(xué)習(xí)出來(lái)的結(jié)果越好,為了處理分析大量圖像或是語(yǔ)音等辨識(shí)的機(jī)器學(xué)習(xí)算法數(shù)據(jù),需要采用GPU芯片所打造的高速平行運(yùn)算處理的類(lèi)神經(jīng)網(wǎng)絡(luò)超級(jí)計(jì)算機(jī),利用諸如Tensorflow、Caffe等深度學(xué)習(xí)框架(Framework)等工具,來(lái)發(fā)展有效的算法。
- 關(guān)鍵字: FPGA 嵌入式 人工智能
PWM(脈沖寬度調(diào)制)的工作原理、分類(lèi)及其應(yīng)用
- PWM(脈沖寬度調(diào)制)的工作原理、分類(lèi)及其應(yīng)用-脈沖寬度調(diào)制脈沖寬度調(diào)制(PWM),是英文“Pulse Width Modulation”的縮寫(xiě),簡(jiǎn)稱(chēng)脈寬調(diào)制,是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù),廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中。
- 關(guān)鍵字: pwm 脈沖寬度調(diào)制
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歡迎您創(chuàng)建該詞條,闡述對(duì)fpga-pwm的理解,并與今后在此搜索fpga-pwm的朋友們分享。 創(chuàng)建詞條
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