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Cadence試產(chǎn)14nm測試芯片

作者: 時間:2012-11-23 來源:SEMI 收藏

  近日,宣布,運(yùn)用IBM FinFET制程技術(shù)所設(shè)計的 ARM Cortex-M0 14nm測試晶片已投入試產(chǎn)。成功投產(chǎn)14nmSOI FinFET 技術(shù)歸功于三家廠商攜手建立的生態(tài)體系,在以 FinFET 為基礎(chǔ)的 14nm設(shè)計流程中,克服從設(shè)計到制造的各種新挑戰(zhàn)。

本文引用地址:http://butianyuan.cn/article/139278.htm

  14nm生態(tài)系統(tǒng)與晶片是ARM、與IBM合作在14nm以上的先進(jìn)制程開發(fā)系統(tǒng)晶片(SoCs)之多年期協(xié)議的重大里程碑。運(yùn)用FinFET技術(shù)的14nm設(shè)計SoC實(shí)現(xiàn)了大幅減少耗電的承諾。

  “這個晶片代表著先進(jìn)制程技術(shù)的重大里程碑,這是三家公司的專家們通力協(xié)作的成果。”益華電腦晶片實(shí)現(xiàn)事業(yè)群資深副總裁徐季平表示:“FinFET設(shè)計為設(shè)計社群提供了重大的優(yōu)勢,但也需要先進(jìn)晶圓廠、IP與EDA技術(shù)的支持,以克服可觀的挑戰(zhàn)。Cadence、IBM與ARM通力合作克服了這些挑戰(zhàn),也為各種生產(chǎn)設(shè)計而發(fā)展出能夠支援14nmFinFET開發(fā)的生態(tài)系統(tǒng)。”

  這個晶片之所以開發(fā),是為了要驗(yàn)證14nm設(shè)計專屬基礎(chǔ)IP的建構(gòu)基塊。除了ARM、SRAM記憶體區(qū)塊之外,還包含了其他區(qū)塊,為以FinFET為基礎(chǔ)的ARM Artisan實(shí)體IP的基礎(chǔ)IP開發(fā)工作提供不可或缺的特性資料。

  每當(dāng)SoC往更小的面積進(jìn)行設(shè)計時,就會帶來新的挑戰(zhàn),這些挑戰(zhàn)需要SoC設(shè)計產(chǎn)業(yè)鏈中的領(lǐng)導(dǎo)廠商通力合作,一起來解決。”ARM副總裁暨實(shí)體IP事業(yè)部總經(jīng)理Dipesh Patel表示:“在14nm的設(shè)計上,多數(shù)的挑戰(zhàn)來自于FinFET技術(shù),而我們與Cadence和IBM的合作就是專注于實(shí)現(xiàn)14nmFinFET技術(shù)在設(shè)計與經(jīng)濟(jì)成本上的可行性,克服這些挑戰(zhàn)?!?/p>

  ARM設(shè)計工程師們運(yùn)用建立在IBM的絕緣層上覆矽(silicon-on-insulator,SOI)技術(shù)之上的14nmFinFET技術(shù)的ARM Cortex-M0,提供最佳的效能/功耗組合。采用周延的14nm雙重曝光與FinFET支援方法,搭配使用Cadence技術(shù)的工程人員來設(shè)計FinFET 3D電晶體晶片。

  “這次14nm測試晶片試產(chǎn)是我們在SOI上運(yùn)用內(nèi)建的電介質(zhì)隔離功能,而在FinFET取得的重大進(jìn)展。”IBM半導(dǎo)體研發(fā)中心副總裁Gary Patton表示:“事實(shí)上,Cadence與ARM在設(shè)計解決方案上協(xié)同作業(yè),將這個以IBM的FinFET技術(shù)為基礎(chǔ)的測試晶片投入試產(chǎn)。我們?nèi)詫⒗^續(xù)合作,在14nm以上兌現(xiàn)全空乏型(fully depleted) SOI FinFET裝置的卓越功耗、效能與變異性控制的承諾。”

  為了成功,工程師們必須要有14nm與FinFET規(guī)則臺(rule decks)以及更佳的時序分析的支援。這個晶片是運(yùn)用Cadence Encounter Digital Implementation (EDI)系統(tǒng)而設(shè)計實(shí)現(xiàn)的,具備運(yùn)用Cadence Virtuoso工具而設(shè)計的ARM 8-track 14nmFinFET標(biāo)準(zhǔn)單元庫。EDI系統(tǒng)提供按照以FinFET為基礎(chǔ)的14nmDRC規(guī)則執(zhí)行設(shè)計實(shí)現(xiàn)所需的先進(jìn)數(shù)位功能,并納入全新GigaOpt最佳化技術(shù),享受FinFET技術(shù)所提供的功耗與效能優(yōu)勢。此外,這個解決方案也運(yùn)用通過生產(chǎn)驗(yàn)正的雙重曝光更正設(shè)計實(shí)現(xiàn)功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供支援14nmFinFET結(jié)構(gòu)的14nm時序與電源signoff功能。



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