建立基礎--用于基帶的標準sRIO功能

規(guī)范中的另一個標準是門鈴包。這些包在sRIO系統(tǒng)中扮演端點中斷的角色。在基帶中，數(shù)字信號處理(DSP)使用這些中斷來表示一個完整的IQ數(shù)據塊已經收到，處理也將開始。主處理器可使用門鈴來通知某個給定的系統(tǒng)事件。

基帶中的應用

與ATCA標準相比，sRIO標準既可以實現(xiàn)模塊化而且還有助于硬件的可擴展性。利用該靈活性的優(yōu)勢，原始設備制造商(OEM)能夠節(jié)省成本，并支持多種無線標準。已經出現(xiàn)的理想架構是集合到單個交換主板上的四個或更多數(shù)字信號處理器的多個基帶卡(見圖2)。

多家供應商現(xiàn)已開始提供具有sRIO互連的旗艦DSP產品。這些DSP利用多個高性能的直接存儲器(Direct Memory Access，DMA)存取引擎，將數(shù)據從內部存儲器傳輸?shù)絪RIO端口，能最大限度擴大端口吞吐量。而且大多數(shù)器件都分配了多個器件ID，這有助于它們成為單點傳送ID的唯一目標，或者在多個DSP配置了相同多點傳送ID的情況下，成為多點傳送的接收者之一。此外，一些DSP可提供能夠接收任何目標ID包的混雜模式。這種靈活性對于支持特定DSP的控制流量和上行數(shù)據非常重要，該數(shù)據往往是多點傳送到多樣性DSP的。這種混雜模式在要求有復雜數(shù)據通道的系統(tǒng)中也非常有用，因為它能緩和路由限制。 除了DSP陣列之外，F(xiàn)PGA通常還可提供基帶協(xié)處理功能，以實現(xiàn)高度平行的信號處理。一般說來，F(xiàn)PGA作為單個sRIO端口的旁視器件，偶爾與含有兩個sRIO端口的數(shù)據通道一起使用。由于實現(xiàn)多sRIO端口和交換結構的成本較高，F(xiàn)PGA一般不用于交換。

FPGA提供一定程度的物理層控制來形成系統(tǒng)流量，這樣有助于在實現(xiàn)內嵌時優(yōu)化系統(tǒng)性能。這對確保接收處理器或預處理器合適的包間距(Inter-Packet Gap，IPG)計時至關重要。在基帶中采用FPGA器件能進一步減少端點間的流量，確保流量間隔的一致性，而不會發(fā)生流量突發(fā)的情況。例如，考慮到DSP首要的數(shù)據傳輸機制是DMA，而DMA往往會以最快的速度引發(fā)長數(shù)據包。這種引發(fā)會導致接收端點或交換器的擁塞，最終可能迫使流量從DSP重新發(fā)送。提 供一致的IPG能夠使流量更好的運行，有助于處理端點，避免輸入緩沖器溢出和導致重新發(fā)包。通過向FPGA的物理層因特網協(xié)議(IP)提供包間閑置時鐘周期，可以實現(xiàn)IPG的高分辨率控制。

基帶卡上至少可以執(zhí)行一個主處理器，進行系統(tǒng)運行和維護，并提供控制信息。為滿足基礎設施的可用性需求，雙主機可以由具備所有合適仲裁功能的sRIO進行定義。

為了滿足上行系統(tǒng)中的幀延遲要求，或者作為一個全局存儲器，都需要執(zhí)行支持sRIO持續(xù)高吞吐量速率的大型緩沖器。例如，對IDT實現(xiàn)方法來說，像這樣的器件是在基帶板上執(zhí)行的。為了支持給定平臺上的多個標準，這個可選緩沖器元件也許會做成模塊化。許多OEM廠商已經開始認識到對這種分立式緩沖器的需求。

系統(tǒng)設計師必須意識到，利用端點存儲器(如DSP存儲器)作為中央存儲空間的方法可能導致端點的端口擁塞。如果擁塞嚴重的話，最終將影響端點的真正價值。而將存儲器需求卸載到一個獨立的器件可以緩解這個瓶頸問題。在決定全局共享端點存儲器是否合適的時候，應該對端點的端口帶寬要求進行周到的系統(tǒng)設計考慮。

結語

隨著sRIO標準越來越多的在無線電信基礎設施等應用中采用，完全理解標準以及各種設計考慮因素對系統(tǒng)設計師來說變得越來越重要。這在設計高端3G+應用的時候尤其有用。合適的sRIO標準的執(zhí)行有助于實現(xiàn)比sRIO規(guī)范更高的可配置性。