基于FPGA+DSP的雷達高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)

摘要：激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A/D轉(zhuǎn)換器與數(shù)字信號處理器直接連接會導(dǎo)致數(shù)據(jù)傳輸不及時，影響系統(tǒng)可靠性、實時性。針對激光雷達回撥信號，提出基于FPGA與DSP的高速數(shù)據(jù)采集系統(tǒng)，利用FPGA內(nèi)部的異步FIFO和DCM實現(xiàn)A/D轉(zhuǎn)換器與DSP的高速外部存儲接口（EMIF）之間的數(shù)據(jù)傳輸。介紹了ADC外圍電路、工作時序以及DSP的EMIF的設(shè)置參數(shù)，并對異步FIFO數(shù)據(jù)讀寫進行仿真，結(jié)合硬件結(jié)構(gòu)詳細地分析設(shè)計應(yīng)注意的問題。系統(tǒng)采樣率為30 MHz，采樣精度為12位。

　　0 引言

　　隨著雷達數(shù)據(jù)處理技術(shù)的快速發(fā)展，需要高速采集雷達回波信號。然而激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換后，形成的電信號脈寬窄，幅度低，而且背景噪聲大，如采用低速的數(shù)據(jù)采集系統(tǒng)進行采集，存在數(shù)據(jù)精度不高等問題。同時，為避免數(shù)據(jù)傳輸不及時，發(fā)生數(shù)據(jù)丟失，影響系統(tǒng)的可靠性和實時性，需設(shè)計開發(fā)高速數(shù)據(jù)采集系統(tǒng)。

　　設(shè)計中針對前端輸出約-25～25 mV，帶寬為20 MHz的信號，采用高帶寬，低噪聲，高數(shù)據(jù)傳輸率，高分辨率數(shù)模轉(zhuǎn)換芯片AD9235；利用XC2V250內(nèi)部的大小為6 KB的異步FIFO實現(xiàn)AD9235轉(zhuǎn)換器與TMS320C6201間的高速數(shù)據(jù)傳輸。采集系統(tǒng)的采樣率為30 MHz，分辨率為12位，內(nèi)部異步緩存FIFO為6 KB，滿足高速數(shù)據(jù)采集要求。

　　1 系統(tǒng)設(shè)計

　　如果A／D直接與DSP的外部存儲接口EMIF連接，會使DSP的負荷過重，另一方面DSP還需擴展外設(shè)，與采樣輸入共用一條外部總線，進行外部設(shè)備的讀寫，不允許數(shù)據(jù)采集始終占用外部總線。如果不能及時接收數(shù)據(jù)，上次存儲的數(shù)據(jù)會被覆蓋，造成數(shù)據(jù)丟失。異步FIFO能實現(xiàn)不同時鐘域的數(shù)據(jù)傳輸，可將它作為A／D轉(zhuǎn)換器和EMIF之間的橋梁，每寫入一塊數(shù)據(jù)，便通知EMIF從FIFO取走數(shù)據(jù)?；谝陨戏治?，圖1為高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖。

圖1 高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

　　FPGA內(nèi)部DCM為A／D轉(zhuǎn)換器和DSP提供采樣時鐘和外部振蕩源，A／D轉(zhuǎn)換器與DSP工作在不同時鐘，在FPGA內(nèi)部生成一個異步FIFO作為數(shù)據(jù)傳輸緩存。A／D轉(zhuǎn)換器把采樣值寫入FIFO，F(xiàn)IFO寫使能WR_EN一直有效，系統(tǒng)上電后，A／D轉(zhuǎn)換器一直處于工作狀態(tài)，每寫入一塊數(shù)據(jù)便向DSP發(fā)出中斷信號，在中斷中讀取FIFO中的數(shù)據(jù)。FIFO輸入數(shù)據(jù)寬度12位，輸出數(shù)據(jù)寬度為24位，F(xiàn)IFO讀時鐘高于寫時鐘，DSP讀取數(shù)據(jù)比A／D向FIFO寫數(shù)據(jù)快，而且DSP內(nèi)部數(shù)據(jù)處理時間較快，可保證系統(tǒng)高速實時采集。