嵌入式存儲(chǔ)器的測(cè)試及可測(cè)性設(shè)計(jì)研究

引言

近年來，消費(fèi)者對(duì)電子產(chǎn)品的更高性能和更小尺寸的要求持續(xù)推動(dòng)著SoC（系統(tǒng)級(jí)芯片）產(chǎn)品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續(xù)推動(dòng)這種無止境的需求以及繼續(xù)解決器件集成領(lǐng)域的挑戰(zhàn)，最關(guān)鍵的是要在深亞微米半導(dǎo)體的設(shè)計(jì)、工藝、封裝和測(cè)試領(lǐng)域獲得持續(xù)的進(jìn)步。

SoC是采用IP復(fù)用技術(shù)的一種標(biāo)準(zhǔn)設(shè)計(jì)結(jié)構(gòu)，在多功能電子產(chǎn)品中得到了廣泛的應(yīng)用。SoC的典型結(jié)構(gòu)包括CPU、存儲(chǔ)器、外圍邏輯電路、多媒體數(shù)字信號(hào)編解碼器和接口模塊等。現(xiàn)在的SoC中，存儲(chǔ)器通常占據(jù)整個(gè)芯片的大部分面積，并且可能包括各種類型的嵌入式存儲(chǔ)器，如DRAM、SRAM及Flash存儲(chǔ)器等，可滿足不同的應(yīng)用需要。目前SoC設(shè)計(jì)要求存儲(chǔ)器的容量不斷地增大，嵌入式存儲(chǔ)器在SoC中所占的面積百分比也隨之不斷增加。另外，SoC的復(fù)雜度不斷地提高而集成電路工藝尺寸在不斷減小，這就導(dǎo)致嵌入式存儲(chǔ)器的制造缺陷比例也不斷地增加。因此嵌入式存儲(chǔ)器的故障率對(duì)于SoC的總成品率的影響越來越大，而保證低故障率的關(guān)鍵是高效率和高故障覆蓋率的嵌入式存儲(chǔ)器測(cè)試方案。

在我國(guó)，集成電路測(cè)試及可測(cè)性設(shè)計(jì)，特別是存儲(chǔ)器的測(cè)試研究相對(duì)國(guó)際上的研究比較落后。目前，我國(guó)自主研究的測(cè)試算法以及開發(fā)的測(cè)試設(shè)備還沒有形成產(chǎn)業(yè)化，還不能與國(guó)際上先進(jìn)的集成電路測(cè)試設(shè)備相抗衡。而近幾年來，我國(guó)在集成電路領(lǐng)域加大了投入，集成電路產(chǎn)業(yè)也得到了長(zhǎng)足的進(jìn)步。

集成電路測(cè)試也是一個(gè)知識(shí)密集型的高投入領(lǐng)域，一直是我國(guó)集成電路產(chǎn)業(yè)發(fā)展的制約因素。半導(dǎo)體工業(yè)成本發(fā)展的特點(diǎn)就是它的單位功能制造成本以每年平均25%~30%的比例下降，而測(cè)試成本卻以每年平均10.5%的比例提高。隨著集成電路復(fù)雜度的不斷提高，為其設(shè)計(jì)的測(cè)試電路也越來越復(fù)雜，測(cè)試電路占用的芯片面積及設(shè)計(jì)制造成本也變得更高。

本文對(duì)嵌入式存儲(chǔ)器的測(cè)試及可測(cè)性設(shè)計(jì)進(jìn)行研究總結(jié)，為我國(guó)存儲(chǔ)器測(cè)試的研究以及集成電路測(cè)試產(chǎn)業(yè)的發(fā)展奠定堅(jiān)實(shí)的技術(shù)基礎(chǔ)。

嵌入式存儲(chǔ)器測(cè)試方法

半導(dǎo)體存儲(chǔ)器自20世紀(jì)60年代開始設(shè)計(jì)生產(chǎn)以來，在設(shè)計(jì)結(jié)構(gòu)、產(chǎn)品的性能和存儲(chǔ)的密度等各方面發(fā)生了巨大的變化，現(xiàn)在嵌入式存儲(chǔ)器技術(shù)的發(fā)展已經(jīng)取得了很大的成就，并被廣泛應(yīng)用于各類基于SoC芯片設(shè)計(jì)的電子產(chǎn)品中，已經(jīng)成為大多數(shù)電子系統(tǒng)中必不可少的組成部分，在人們的生產(chǎn)生活中起到了舉足輕重的作用。嵌入式存儲(chǔ)器的測(cè)試方法主要包括以下三類：

存儲(chǔ)器直接存取測(cè)試

此類測(cè)試方法把嵌入式存儲(chǔ)器部分從整個(gè)系統(tǒng)中分離出來，由專用的存儲(chǔ)器測(cè)試電路連接到存儲(chǔ)器接口上對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試，系統(tǒng)框圖如圖1所示。

圖1 存儲(chǔ)器直接存取測(cè)試

專門設(shè)計(jì)的存儲(chǔ)器接口電路僅在需要對(duì)存儲(chǔ)器進(jìn)行測(cè)試時(shí)才通過I/O多路選擇器選擇使用，并利用測(cè)試儀產(chǎn)生的存儲(chǔ)器測(cè)試向量對(duì)存儲(chǔ)器進(jìn)行測(cè)試。因此這種測(cè)試方法可以從芯片的封裝引腳直接對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試，也可以直接對(duì)存儲(chǔ)器測(cè)試的邏輯狀態(tài)和存儲(chǔ)器運(yùn)行的過程進(jìn)行監(jiān)控和測(cè)試，可以方便地實(shí)現(xiàn)嵌入式存儲(chǔ)器的多種測(cè)試算法。但這種測(cè)試方法也存在不足之處，對(duì)存儲(chǔ)器進(jìn)行測(cè)試的測(cè)試向量需要串行化后才能通過I/O端口的多路選擇器送入存儲(chǔ)器接口電路，這樣不僅增加了測(cè)試的復(fù)雜度，而且還增加了測(cè)試的時(shí)間。

片上微處理器測(cè)試

這種測(cè)試方法利用SoC上的微處理器構(gòu)造測(cè)試系統(tǒng)對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試。首先，選擇對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試的測(cè)試算法，利用微處理器的匯編語(yǔ)言編寫相應(yīng)的測(cè)試算法程序；然后，通過微處理器匯編語(yǔ)言的編譯器得到可執(zhí)行代碼；接下來，將可執(zhí)行代碼下載到系統(tǒng)中，通過微處理器的運(yùn)行產(chǎn)生相應(yīng)的測(cè)試向量，并按照測(cè)試算法對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試。測(cè)試的結(jié)果由微處理器進(jìn)行比較評(píng)估，也可以由專門設(shè)計(jì)的結(jié)果處理電路進(jìn)行結(jié)果判定。

這種測(cè)試方法的優(yōu)點(diǎn)是利用SoC現(xiàn)有資源，而不需要設(shè)計(jì)額外的測(cè)試電路，也不需要對(duì)現(xiàn)有電路進(jìn)行任何修改，因此不會(huì)增加額外的面積開銷，也不會(huì)降低性能。這種測(cè)試方法可以采用任何一種測(cè)試算法對(duì)嵌入式存儲(chǔ)器進(jìn)行測(cè)試，可以提供全故障診斷和進(jìn)行全速測(cè)試。但是這種測(cè)試方法也有一定的缺點(diǎn)，首先芯片中的嵌入式存儲(chǔ)器部分或者全部與微處理器不相連，需要有專用的接口電路對(duì)測(cè)試算法的二進(jìn)制代碼進(jìn)行處理，其次不同測(cè)試算法的編程和程序修改需要大量的時(shí)間和人力，還有這種測(cè)試方法不能測(cè)試存儲(chǔ)測(cè)試程序的存儲(chǔ)器。

存儲(chǔ)器內(nèi)建自測(cè)試

存儲(chǔ)器內(nèi)建自測(cè)試（Build-in Self Test, BIST）是近幾年里大量應(yīng)用于存儲(chǔ)器測(cè)試領(lǐng)域里的一種非常重要的技術(shù)。這種技術(shù)利用芯片內(nèi)部專門設(shè)計(jì)的BIST電路進(jìn)行自行測(cè)試，能夠?qū)η度胧酱鎯?chǔ)器、組合和時(shí)序邏輯電路等具有復(fù)雜電路結(jié)構(gòu)的嵌入式模塊進(jìn)行全面的測(cè)試。存儲(chǔ)器BIST電路將產(chǎn)生測(cè)試向量的電路模塊以及檢測(cè)測(cè)試結(jié)果的比較模塊都置于芯片的內(nèi)部，在測(cè)試完成后，將測(cè)試的結(jié)果通過芯片的測(cè)試管腳送出到芯片的外部，從而增加了很少的管腳用于進(jìn)行測(cè)試。存儲(chǔ)器BIST電路的結(jié)構(gòu)包含三類：與系統(tǒng)正常運(yùn)行并發(fā)的存儲(chǔ)器BIST電路結(jié)構(gòu)；與系統(tǒng)正常運(yùn)行不能并發(fā)的存儲(chǔ)器BIST電路結(jié)構(gòu)，在存儲(chǔ)器BIST電路運(yùn)行期間，必須中斷系統(tǒng)的正常運(yùn)行，同時(shí)存儲(chǔ)器內(nèi)不能保存系統(tǒng)運(yùn)行的任何信息；與系統(tǒng)正常運(yùn)行不能并發(fā)，但是在存儲(chǔ)器BIST電路運(yùn)行期間，可以保存系統(tǒng)運(yùn)行時(shí)的內(nèi)容，并在系統(tǒng)測(cè)試結(jié)束后恢復(fù)運(yùn)行。

針對(duì)不同的嵌入式存儲(chǔ)器，需要專門針對(duì)可能產(chǎn)生的各種缺陷類型，采用一種或多種測(cè)試算法來設(shè)計(jì)專用BIST電路。通常嵌入式存儲(chǔ)器的BIST電路包括測(cè)試向量產(chǎn)生模塊、測(cè)試算法控制模塊和結(jié)果分析模塊。結(jié)構(gòu)框圖如圖2所示。

圖2 存儲(chǔ)器BIST電路結(jié)構(gòu)

存儲(chǔ)器的測(cè)試算法

存儲(chǔ)器測(cè)試需要根據(jù)測(cè)試算法的要求產(chǎn)生大量的測(cè)試向量，要反復(fù)對(duì)所有的存儲(chǔ)器單元進(jìn)行讀/寫操作，并與預(yù)期值進(jìn)行比較。測(cè)試算法設(shè)計(jì)的目標(biāo)是能夠盡可能多地檢測(cè)出存儲(chǔ)器的各種故障。為了在盡可能短的測(cè)試時(shí)間和測(cè)試費(fèi)用限制下測(cè)試出最多的存儲(chǔ)器故障，選擇高效的測(cè)試算法是至關(guān)重要的。目前應(yīng)用比較廣泛的存儲(chǔ)器測(cè)試算法主要包括偽隨機(jī)存儲(chǔ)器測(cè)試算法、確定性存儲(chǔ)器測(cè)試算法，以及March系列存儲(chǔ)器測(cè)試算法三類。