英特爾、三星和臺積電演示3D堆疊晶體管，三大巨頭現(xiàn)已能夠制造互補(bǔ)場效應(yīng)晶體管（CFET），擺脫摩爾定律的下一個目標(biāo)。

在本周的IEEE國際電子器件大會上，臺積電展示了他們對CFET（用于CMOS芯片的邏輯堆棧）的理解。 CFET是一種將CMOS邏輯所需的兩種類型的晶體管堆疊在一起的結(jié)構(gòu)。在本周的舊金山IEEE國際電子器件大會上，英特爾、三星和臺積電展示了他們在晶體管下一次演變方面取得的進(jìn)展。

芯片公司正在從自2011年以來使用的FinFET器件結(jié)構(gòu)過渡到納米片或全圍柵極晶體管。名稱反映了晶體管的基本結(jié)構(gòu)。在FinFET中，柵通過垂直硅鰭控制電流的流動。在納米片器件中，該鰭被切割成一組帶狀物，每個帶狀物都被柵包圍。 CFET實質(zhì)上采用更高的帶狀物堆棧，并將其一半用于一個設(shè)備，另一半用于另一個設(shè)備。正如英特爾工程師在IEEE Spectrum 2022年12月份的問題中解釋的那樣，該器件將兩種類型的晶體管（nFET和pFET）在單一的、集成的過程中疊加在一起。

專家們估計，商業(yè)上推出CFET可能需要七到十年的時間，但在它們準(zhǔn)備好之前還有很多工作要做。

英特爾的反相器 英特爾是首家演示CFET的三家公司之一，早在2020年的IEDM上就展示了一個早期版本。這一次，英特爾報告了CFET制造的最簡單電路之一——反相器的幾項改進(jìn)。 CMOS反相器將相同的輸入電壓發(fā)送到堆棧中兩個設(shè)備的柵，并產(chǎn)生一個邏輯上與輸入相反的輸出。

“反相器在一個鰭上完成，”英特爾組件研究小組首席工程師馬爾科·拉多薩夫列維奇（Marko Radosavljevic）在會前告訴記者。“在最大程度上，它將是50%”普通CMOS反相器大小的，他說。

問題在于，將制作兩個晶體管堆疊成反相器電路所需的所有互連裝置擠入?yún)^(qū)域會損耗優(yōu)勢。為了保持緊湊，英特爾試圖消除與連接到堆疊設(shè)備有關(guān)的一些擁擠。在今天的晶體管中，所有連接都來自設(shè)備本身的上方。但是，英特爾將于今年晚些時候推出一種稱為背面電源傳遞的技術(shù)，該技術(shù)允許互連同時存在于硅表面的上方和下方。使用該技術(shù)從硅下方而不是從上方接觸底部晶體管，大大簡化了電路。由此產(chǎn)生的反相器的密度質(zhì)量被稱為接觸聚合物間距（CPP，基本上是一個晶體管柵到下一個的最小距離），為60納米。今天的5納米節(jié)點(diǎn)芯片的CPP約為50納米。

此外，英特爾通過將每個設(shè)備的納米片數(shù)從兩個增加到三個，將兩個設(shè)備之間的距離從50納米減小到30納米，并使用改進(jìn)的幾何形狀連接器的方式，改進(jìn)了CFET堆棧的電特性。

三星的秘密武器 三星比英特爾還要小，展示了48納米和45納米的接觸聚合物間距（CPP）的結(jié)果，而英特爾的CPP為60納米，盡管這些結(jié)果是為個別設(shè)備而非完整的反相器。盡管三星的兩個原型CFET中較小的一個性能有所下降，但不多，該公司的研究人員認(rèn)為制造過程的優(yōu)化將解決這個問題。

三星成功的關(guān)鍵是能夠電氣隔離堆疊的pFET和nFET器件的源和漏。如果隔離不足，三星稱之為3D堆疊FET（3DSFET）的器件將泄漏電流。實現(xiàn)該隔離的關(guān)鍵步驟是使用一種涉及濕化學(xué)品的新型干刻蝕來替代濕法刻蝕。這導(dǎo)致良好器件產(chǎn)量提高了80％。

與英特爾一樣，三星從硅下方接觸設(shè)備的底部以節(jié)省空間。然而，這家韓國芯片制造商與美國公司不同，它在每個成對設(shè)備中使用了單個納米片，而不是英特爾的三個。據(jù)該公司的研究人員稱，增加納米片的數(shù)量將提高CFET的性能。

臺積電嘗試 與三星一樣，臺積電也設(shè)法達(dá)到工業(yè)相關(guān)的48納米。該設(shè)備的特點(diǎn)包括一種在頂部和底部設(shè)備之間形成介電層的新方法，以保持它們的隔離。納米片通常由硅和硅鍺的交替層形成。在制程的適當(dāng)步驟中，硅鍺專用刻蝕方法去除該材料，釋放硅納米線。為了在兩個設(shè)備之間形成隔離層，臺積電使用硅鍺，并在該層的硅鍺的含量異常高，知道它比其他SiGe層更快地腐蝕。這樣，隔離層可以在釋放硅納米線之前的幾個步驟中構(gòu)建。