鐵電存儲器工作原理和器件結構

目前，為了獲得高密度的存儲器，大多采用1T1C的結構。

此外，還有一種鏈式結構也被采用，這種結構類似于NAND的結構，通過這種方法，可以獲得比1T1C更高的存儲密度，但是這種方法也會使得存取時間大大增加。Chain FeRAM (CFeRAM)結構如圖5所示。

5 鐵電存儲器讀寫過程

根據(jù)內存單元的極性狀態(tài)，電荷電量小則為“0”，電荷電量大則為“1”。這個電荷轉化為一個讀出電壓，小于參考電壓則為“0”，大于參考電壓則為“1”。由此讀出所存儲的信息，見圖6。

進行讀操作時，升高字線電壓使MOS管導通，再使驅動線電壓升高為VCC，從而存儲電容的不同電荷將部分分配到位線寄生電容中去，于是BL上呈現(xiàn)出不同的電壓，從而鑒別出數(shù)據(jù)。進行寫操作時，升高字線使MOS管導通，驅動線加一脈沖，從而將位線上不同數(shù)據(jù)存入鐵電電容的兩個不同穩(wěn)態(tài)。

通過加一個正電壓或者一個負電壓，這兩種電壓能夠使電容變成兩個不同的極性，通過這種方式把信息寫入內存中。

6 鐵電存儲器的器件結構

目前鐵電存儲器最常見的器件結構是Planar(平面式)和Stack(堆疊式)結構，兩者的區(qū)別住干鐵電電容的位置還有電容與MOS管互連的方式。在Planar結構中，將電容置于場氧上面，通過金屬鋁，將電容上電極和MOS管有源區(qū)相連，工藝相對簡單，但單元面積較大；而在Stack結構中，將電容置于有源區(qū)，通過塞子(Plug)將電容下電極和MOS管源端相連，需要CMP工藝，集成密度較高。另外，Stack結構可以采用鐵電電容制作在金屬線上的做法，從而減少鐵電電容在形成過程中對工藝的相互影響。兩種結構示意圖如圖7和圖8所示。

Planar結構的工藝相對簡單，其隔離采用LOCOS結構，且平坦化不需要使用CMP。而Stacked結構的集成度較高，但是所用工藝相對先進，隔離采用STI，平坦化需要使用CMP，導線可以使用Cu。

除此之外，還有一種結構，是采用鐵電材料作柵極，這樣的器件能夠完全消除讀出的破壞性問題，而且從理論上來說也更加節(jié)約面積，能夠實現(xiàn)更大的集成度。但是這種結構目前還存在很嚴重的問題，數(shù)據(jù)保存能力很差，目前報道的最好的數(shù)據(jù)保存能力也只有一個月而已，所以距離實用還很遙遠。圖9是這種結構的示意圖。

目前鐵電存儲器的線寬在0.5μm以上的時候一般都采用Planar結構，在0.5μm以下的時候一般都采用Stack結構。

7 總結

鐵電存儲器是新興的非易失性存儲器，它的起步比較早，率先實現(xiàn)了產業(yè)化，由于其具有功耗小、讀寫速度快、抗輻照能力強的優(yōu)點，在一些需要快速存取、低功耗和抗輻照的小規(guī)模存儲領域有市場。但是鐵電存儲器也存在集成度提高比較困難、工藝沾污較為嚴重、難以和傳統(tǒng)CMOS工藝相互兼容的缺點，有待進一步研究解決。