cpld／fpga 文章進(jìn)入cpld／fpga技術(shù)社區(qū)

全面剖析SOPC

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類似的觀念也鑒于Xilinx的Platform FPGA.
關(guān)鍵字： SOPC CPLD FPGA

利用MATLAB增強(qiáng)MAX+PLUS II的仿真功能

紹了一種利用工具軟件MATLAB強(qiáng)大的數(shù)學(xué)功能來增強(qiáng)ALTERA公司的可編程邏輯器件設(shè)計(jì)軟件MAX+PLUSII的仿真功能、提高設(shè)計(jì)品質(zhì)的方法，有較強(qiáng)的針對(duì)性。
關(guān)鍵字： matlab 仿真 FPGA

數(shù)字懸浮控制系統(tǒng)中的降噪方法及FPGA實(shí)現(xiàn)

為抑制電磁噪聲對(duì)懸浮控制系統(tǒng)的影響，介紹了一種通過避開噪聲持續(xù)時(shí)間進(jìn)行A/D采樣的方法，詳細(xì)討論了該方法的原理與實(shí)現(xiàn)。實(shí)踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能
關(guān)鍵字：懸浮控制降噪 A/D采樣 FPGA

基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及模擬信號(hào)處理的設(shè)計(jì)

基于FPGA設(shè)計(jì)的驅(qū)動(dòng)電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點(diǎn)是集成度高、速度快、可靠性好。若要改變驅(qū)動(dòng)電路的時(shí)序，增減某些功能，僅需要對(duì)器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實(shí)現(xiàn)驅(qū)動(dòng)電路的更新?lián)Q代。通過對(duì)TCDl50lD輸出圖像信號(hào)特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時(shí)序，再利用Quartus II 7．2軟件平臺(tái)對(duì)TCDl501D CCD驅(qū)動(dòng)時(shí)序及AD9826的采樣時(shí)序進(jìn)行了設(shè)計(jì)及結(jié)果仿真，使CCD的驅(qū)動(dòng)變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對(duì)其他CCD時(shí)
關(guān)鍵字： CCD驅(qū)動(dòng)時(shí)序模擬信號(hào)處理 FPGA

用FPGA在數(shù)字電視系統(tǒng)中進(jìn)行級(jí)聯(lián)編碼

本文介紹了串型級(jí)聯(lián)編碼的原理，以及它在數(shù)字電視地面?zhèn)鬏斚到y(tǒng)中的應(yīng)用，通過FPGA設(shè)計(jì)電路實(shí)現(xiàn)編碼過程，最后說明串型級(jí)聯(lián)編碼的應(yīng)用優(yōu)越性。
關(guān)鍵字： FPGA；編碼；串型級(jí)聯(lián)編碼；數(shù)字電視地面?zhèn)鬏斚到y(tǒng)

基于高速FPGA的PCB設(shè)計(jì)技術(shù)

本文只談及了一些基本的概念。這里所涉及的任何一個(gè)主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖設(shè)計(jì)投入大量時(shí)間和精力之前搞清楚目標(biāo)是什么。一旦完成了版圖設(shè)計(jì)，重新設(shè)計(jì)就會(huì)耗費(fèi)大量的時(shí)間和金錢，即便是對(duì)走線的寬度作略微的調(diào)整。不能依賴PCB版圖工程師做出能夠滿足實(shí)際需求的設(shè)計(jì)來。原理圖設(shè)計(jì)師要一直提供指導(dǎo)，作出精明的選擇，并為解決方案的成功負(fù)起責(zé)任。
關(guān)鍵字： PCB 電容 SERDES FPGA

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。
關(guān)鍵字：字符疊加器 RAM CPLD VHDL

用FPGA實(shí)現(xiàn)FIR濾波器

你接到要求用FPGA實(shí)現(xiàn)FIR濾波器的任務(wù)時(shí)，也許會(huì)想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識(shí)，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個(gè)設(shè)計(jì)的最佳方法是什么?還有這個(gè)設(shè)計(jì)應(yīng)該怎樣在FPGA中實(shí)現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進(jìn)行設(shè)計(jì)，因?yàn)镕IR是用FPGA實(shí)現(xiàn)的最普通的功能。
關(guān)鍵字： FIR濾波器 DSP LUT FPGA

克服FPGA I/O引腳分配挑戰(zhàn)

賽靈思公司開發(fā)了一種規(guī)則驅(qū)動(dòng)的方法。首先根據(jù)PCB和FPGA設(shè)計(jì)要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設(shè)計(jì)小組就可以盡可能早地開始各自的設(shè)計(jì)流程。如果在設(shè)計(jì)流程的后期由于PCB布線或內(nèi)部FPGA性能問題而需要進(jìn)行調(diào)整，在采用這一方法晨這些問題通常也已經(jīng)局部化了，只需要在PCB或FPGA設(shè)計(jì)中進(jìn)行很小的設(shè)計(jì)修改。
關(guān)鍵字： PCB IO引腳分配 FPGA

多種EDA工具的FPGA協(xié)同設(shè)計(jì)

在FPGA開發(fā)的各個(gè)階段，市場為我們提供了很多優(yōu)秀的EDA工具。面對(duì)眼花繚亂的EDA工具，如何充分利用各種工具的特點(diǎn)，并規(guī)劃好各種工具的協(xié)同使用，對(duì)FPGA開發(fā)極其重要。本文將通過開發(fā)實(shí)例“帶順序選擇和奇偶檢驗(yàn)的串并數(shù)據(jù)轉(zhuǎn)換接口”來介紹基于多種EDA工具——QuartusII、FPGA CompilerII、Modelsim——的FPGA協(xié)同設(shè)計(jì)。
關(guān)鍵字： FPGA；EDA；協(xié)同設(shè)計(jì)

用最新工具解決FPGA設(shè)計(jì)中的時(shí)序問題

　　時(shí)序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對(duì)于和現(xiàn)場應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發(fā)揮到極致來幫助客戶解決其時(shí)序問題。當(dāng)然好消息就是通過這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時(shí)序問題。
關(guān)鍵字：時(shí)序問題 FPGA

Verilog串口通訊設(shè)計(jì)

FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計(jì)中已經(jīng)被廣泛使用。這種設(shè)計(jì)方式可以將以前需要多塊集成芯片的電路設(shè)計(jì)到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強(qiáng)了系統(tǒng)的可靠性和設(shè)計(jì)的靈活性。本文詳細(xì)介紹了已在實(shí)際項(xiàng)目中應(yīng)用的基于FPGA的串口通訊設(shè)計(jì)。本設(shè)計(jì)分為硬件電路設(shè)計(jì)和軟件設(shè)計(jì)兩部分，最后用仿真驗(yàn)證了程序設(shè)計(jì)的正確性。
關(guān)鍵字： Verilog 串口通訊 FPGA

基于FPGA的視覺、聽覺誘發(fā)電位系統(tǒng)的設(shè)計(jì)

誘發(fā)電位是神經(jīng)系統(tǒng)接受各種外界刺激后所產(chǎn)生的特異性電反應(yīng)。它在中樞神經(jīng)系統(tǒng)及周圍神經(jīng)系統(tǒng)的相應(yīng)部位被檢出，與刺激有鎖時(shí)關(guān)系的電位變化，具有能定量及定位的特點(diǎn)，往往較常規(guī)腦電圖檢查有更穩(wěn)定的效果，從而在診斷及研究神經(jīng)系統(tǒng)各部位神經(jīng)電生理變化方面，有重要作用。
關(guān)鍵字：腦電電位 VGA FPGA 誘發(fā)電位

基于FPGA的SoC/IP驗(yàn)證平臺(tái)的設(shè)計(jì)與應(yīng)用

SoC是大規(guī)模集成電路的發(fā)展趨勢。SoC設(shè)計(jì)必須依靠完整的系統(tǒng)級(jí)驗(yàn)證來保證其正確性?；贔PGA的驗(yàn)證平臺(tái)能夠縮短SoC驗(yàn)證時(shí)間，并提高驗(yàn)證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計(jì)了一個(gè)基于片上總線的SoC原型驗(yàn)證平臺(tái)，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺(tái)，通過軟硬件協(xié)同驗(yàn)證的方法，驗(yàn)證了平臺(tái)的可靠性。該平臺(tái)在CF卡及通用智能卡SoC芯片驗(yàn)證中得以應(yīng)用。
關(guān)鍵字： SoC驗(yàn)證平臺(tái) 系統(tǒng)級(jí)驗(yàn)證 FPGA

以FPGA可編程邏輯器件為設(shè)計(jì)平臺(tái)的全彩led顯示屏設(shè)計(jì)方案

　介紹了一種以FPGA 可編程邏輯器件為設(shè)計(jì)平臺(tái)的、采用大屏幕全彩led 顯示屏進(jìn)行全彩灰度圖像顯示的掃描控制器實(shí)現(xiàn)方案。經(jīng)過對(duì)“19 場掃描”理論灰度實(shí)現(xiàn)原理的分析，針對(duì)采用該方法實(shí)現(xiàn)的全彩LED
關(guān)鍵字： LED 顯示屏設(shè)計(jì) FPGA