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基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設(shè)計(jì)

  • 本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設(shè)計(jì),該系統(tǒng)克服了模擬圖像監(jiān)控技術(shù)具有的弊端,在普通家庭、臨時(shí)性作業(yè)場(chǎng)所中具有很強(qiáng)的應(yīng)用前景。這些領(lǐng)域一般對(duì)視頻傳輸指標(biāo)的要求不一定很高,但要求便于攜帶,同時(shí)功耗較小(例如臨時(shí)性場(chǎng)合等),具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點(diǎn),可以有效地克服傳統(tǒng)的基于計(jì)算機(jī)的監(jiān)控系統(tǒng)的缺點(diǎn)。系統(tǒng)可做為一個(gè)智能部件“嵌入”到各種應(yīng)用系統(tǒng)中,如將其配上網(wǎng)絡(luò)接口接上計(jì)算機(jī)系統(tǒng),即可構(gòu)成一個(gè)監(jiān)控網(wǎng)絡(luò)系統(tǒng),是一種相對(duì)獨(dú)立的OEM部件。
  • 關(guān)鍵字: 圖像監(jiān)控系統(tǒng)  NiosII  FPGA  

利用P89C669的23b的線(xiàn)性地址并采用CPLD外部擴(kuò)展

  • 如果能充分利用P89C669的豐富的線(xiàn)性地址資源,將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開(kāi)發(fā)中,筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線(xiàn)性地址擴(kuò)展了豐富的外部設(shè)備資源。
  • 關(guān)鍵字: 線(xiàn)性地址  存儲(chǔ)器擴(kuò)展  CPLD  

基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)

  • 提出了一種基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)方案,介紹了系統(tǒng)總體設(shè)計(jì)、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計(jì)。該系統(tǒng)采用CPLD實(shí)現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時(shí)間12μs,25路模擬信號(hào)每個(gè)采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實(shí)現(xiàn)各種邏輯功能,簡(jiǎn)化了硬件電路的設(shè)計(jì),提高了控制系統(tǒng)集成度。實(shí)際應(yīng)用表明,該系統(tǒng)能夠滿(mǎn)足掘進(jìn)機(jī)正常生產(chǎn)的要求,具有較強(qiáng)的實(shí)時(shí)性和較高的可靠性。
  • 關(guān)鍵字: 掘進(jìn)機(jī)控制系統(tǒng)  AD采樣  CPLD  

基于FPGA和多DSP的高速視覺(jué)測(cè)量系統(tǒng)的研究

  • 針對(duì)高速視覺(jué)測(cè)量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點(diǎn),將FPGA技術(shù)與DSP技術(shù)相結(jié)合,研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺(jué)測(cè)量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過(guò)程中的不同應(yīng)用、高速視覺(jué)測(cè)量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
  • 關(guān)鍵字: 高速視覺(jué)測(cè)量系統(tǒng)  DSP  FPGA  

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號(hào)傳輸

  • 提出一種實(shí)時(shí)數(shù)字化光纖傳輸系統(tǒng),該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A/D轉(zhuǎn)換器將輸入的模擬信號(hào)數(shù)字化,再用FPGA對(duì)數(shù)據(jù)進(jìn)行處理,并通過(guò)光纖傳輸。同時(shí),F(xiàn)PGA還控制A/D轉(zhuǎn)換器的工作。接收端用串行收發(fā)器TLK1501對(duì)接收數(shù)據(jù)進(jìn)行解碼處理,還原有效信號(hào)。實(shí)驗(yàn)表明,該系統(tǒng)實(shí)時(shí)性好、信號(hào)傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng),系統(tǒng)具有可行性和有效性。
  • 關(guān)鍵字: 高速數(shù)字信號(hào)傳輸  寬帶  FPGA  

基于FPGA的915 MHz射頻讀卡器設(shè)計(jì)

  • 參照ISO/IEC 18000-6 Type B 協(xié)議設(shè)計(jì)了一款工作頻率為915 MHz的射頻讀卡器,采用FPGA完成協(xié)議中規(guī)定的數(shù)字信號(hào)處理,C8051F020單片機(jī)作為主控器。利用Verilog HDL硬件描述語(yǔ)言,搭建FPGA內(nèi)部各個(gè)小模塊及系統(tǒng)的驗(yàn)證平臺(tái),選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標(biāo)器件,使用Quartus II進(jìn)行綜合,并通過(guò)時(shí)序和功能驗(yàn)證。
  • 關(guān)鍵字: 射頻讀卡器  數(shù)字信號(hào)處理  FPGA  

基于FPGA的違章車(chē)輛視頻檢測(cè)系統(tǒng)

  • 近年來(lái),ITS在城市交通管理方面得到了普遍應(yīng)用,在緩解道路交通、防 范交通違章及事故發(fā)生等方面獲得了良好的效果。本文針對(duì)ITS應(yīng)用,特別是電子警察系統(tǒng)的應(yīng)用,提出了車(chē)輛違章視頻檢測(cè)方案,以適應(yīng)ITS的發(fā)展需求。
  • 關(guān)鍵字: 車(chē)輛違章檢測(cè)  電子警察  FPGA  

基于FPGA的慢門(mén)限恒虛警處理電路設(shè)計(jì)及其仿真

  • 雷達(dá)信號(hào)的檢測(cè)多是在干擾背景下進(jìn)行,如何從干擾中提取目標(biāo)信號(hào),不僅要求有一定的信噪比,而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號(hào)處理的重要組成部分,慢門(mén)限恒虛警處理主要是針對(duì)接收機(jī)熱噪聲,文中介紹一種基于FPGA嵌入式設(shè)計(jì)的慢門(mén)限恒虛警處理電路,給出了仿真模型及仿真結(jié)果,并已將其用于某檢測(cè)器中,取得了良好的經(jīng)濟(jì)效益。
  • 關(guān)鍵字: 慢門(mén)限恒虛警處理電路  內(nèi)部噪聲  FPGA  

基于Xilinx FPGA的DCM動(dòng)態(tài)重配置方法研究及實(shí)現(xiàn)

  • 介紹了Xilinx FPGA中DCM的結(jié)構(gòu)和相關(guān)特性,提出了一種基于Xilinx FPGA的DCM動(dòng)態(tài)重配置的原理方法,并給出了一個(gè)具體的實(shí)現(xiàn)系統(tǒng)。系統(tǒng)僅通過(guò)外部和Xilinx XC4VFX100相連的少數(shù)控制線(xiàn),就可以在輸入100 MHz時(shí)鐘源的條件下,對(duì)DCM進(jìn)行50~300 MHz范圍內(nèi)準(zhǔn)確、快速地變頻。本設(shè)計(jì)系統(tǒng)具有接口簡(jiǎn)單、實(shí)時(shí)性強(qiáng)、穩(wěn)定性高等特點(diǎn),目前已成功應(yīng)用到某星載系統(tǒng)中。
  • 關(guān)鍵字: DCM配置  時(shí)鐘源  FPGA  

并行CRC算法在FPGA上的實(shí)現(xiàn)

  • 循環(huán)冗余碼校驗(yàn)CRC(Cyclic Redundancy Check)廣泛用于通訊領(lǐng)域和數(shù)據(jù)存儲(chǔ)的數(shù)據(jù)檢錯(cuò)?;贔PGA在通訊領(lǐng)域和數(shù)據(jù)存儲(chǔ)的應(yīng)用越來(lái)越廣泛,CRC的編碼解碼模塊已經(jīng)是FPGA上的常用模塊了。采用超前位計(jì)算實(shí)現(xiàn)CRC在FPGA上的并行運(yùn)算,通過(guò)實(shí)際應(yīng)用證明該算法能有效實(shí)現(xiàn)硬件的速度與資源合理平衡。
  • 關(guān)鍵字: 數(shù)據(jù)檢錯(cuò)  CRC  FPGA  

數(shù)字電視CAS中DES加密模塊的FPGA實(shí)現(xiàn)

  • 一種基于FPGA的數(shù)據(jù)加密標(biāo)準(zhǔn)算法的實(shí)現(xiàn)。就資源優(yōu)先和性能優(yōu)先分別使用循環(huán)法和流水線(xiàn)法對(duì)DES加密算法進(jìn)行了設(shè)計(jì),并對(duì)其進(jìn)行了比較。通過(guò)采用子密鑰簡(jiǎn)單產(chǎn)生和ROM優(yōu)化S盒的方法,對(duì)流水線(xiàn)法進(jìn)行改進(jìn),達(dá)到了資源占用率低、加密速度快的效果。
  • 關(guān)鍵字: 數(shù)據(jù)加密標(biāo)準(zhǔn)算法  DES  FPGA  流水線(xiàn)  

基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)

  • 提出了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)。該系統(tǒng)對(duì)采集到的模擬或數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和邏輯分析。通過(guò)FPGA控制數(shù)據(jù)單次或連續(xù)采集、緩沖,通過(guò)PCI總線(xiàn)將緩沖區(qū)數(shù)據(jù)轉(zhuǎn)移到硬盤(pán)管理卡,由硬盤(pán)管理卡將數(shù)據(jù)存入海量硬盤(pán)。
  • 關(guān)鍵字: 虛擬邏輯分析儀  PCI總線(xiàn)  FPGA  

基于FPGA的ISA總線(xiàn)/MMи總線(xiàn)接口轉(zhuǎn)換設(shè)計(jì)

  • 某型導(dǎo)彈測(cè)試設(shè)備控制總線(xiàn)為通用的ISA總線(xiàn),而通信接口總線(xiàn)為非標(biāo)準(zhǔn)的MMи總線(xiàn)。在此以FPGA為核心設(shè)計(jì)了一種ISA總線(xiàn)/MMи總線(xiàn)轉(zhuǎn)換電路,該電路可以完成2種制式的數(shù)據(jù)和控制指令轉(zhuǎn)換。給出了轉(zhuǎn)換電路原理框圖、FPGA配置電路和地址比較電路原理圖。實(shí)驗(yàn)結(jié)果表明該電路具有轉(zhuǎn)換數(shù)據(jù)準(zhǔn)確,工作可靠等優(yōu)點(diǎn)。實(shí)際應(yīng)用表明,該電路完全能達(dá)到測(cè)試設(shè)備的要求。
  • 關(guān)鍵字: MMи總線(xiàn)  測(cè)試設(shè)備  FPGA  

基于FPGA的測(cè)量數(shù)據(jù)存儲(chǔ)交換技術(shù)

  • 以AT45DB041B為例,將FPGA和大容量串行flash存儲(chǔ)芯片的優(yōu)點(diǎn)有效地結(jié)合起來(lái),實(shí)現(xiàn)了FPGA對(duì)串行存儲(chǔ)芯片的高效讀寫(xiě)操作,完成了對(duì)大量測(cè)量數(shù)據(jù)的存儲(chǔ)處理和與上位機(jī)的交換,并在某電力局項(xiàng)目工頻場(chǎng)強(qiáng)環(huán)境監(jiān)測(cè)儀中成功應(yīng)用。
  • 關(guān)鍵字: Flash  串行存儲(chǔ)  FPGA  

基于ARM和FPGA的服務(wù)機(jī)器人運(yùn)動(dòng)控制系統(tǒng)研究

  • 介紹了一種基于ARM和FPGA的嵌入式控制系統(tǒng),該系統(tǒng)既能獨(dú)立運(yùn)行又能在計(jì)算機(jī)輔助下運(yùn)行,是一種兼具柔性和開(kāi)放性的系統(tǒng)。利用ARM的強(qiáng)大的數(shù)據(jù)流轉(zhuǎn)換功能和FPGA的快速配置能力,實(shí)現(xiàn)硬件可重構(gòu)。給出了系統(tǒng)的總體結(jié)構(gòu)、ARM和FPGA之間的通信設(shè)計(jì),重點(diǎn)給出了基于NiosII的嵌入式可重構(gòu)底層控制設(shè)計(jì),PWM功能模塊在FPGA上的實(shí)現(xiàn)。設(shè)計(jì)的系統(tǒng)集成度高、靈活。實(shí)驗(yàn)表明系統(tǒng)具有高可靠性,能滿(mǎn)足服務(wù)機(jī)器人外圍器件多樣性控制的要求。ARM和FPGA不僅可以并行運(yùn)行處理數(shù)據(jù),其之間又可以互相通信,實(shí)現(xiàn)了系統(tǒng)的擴(kuò)展
  • 關(guān)鍵字: 硬件可重構(gòu)  NiosII  FPGA  
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