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采用FPGA部分動(dòng)態(tài)可重構(gòu)方法的信號(hào)解調(diào)系統(tǒng)設(shè)計(jì)
- 針對(duì)調(diào)制樣式在不同環(huán)境下的變化,采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法,通過(guò)對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載,來(lái)實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性,并減低了成本和功耗該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn),可以對(duì)其它通信信號(hào)處理系統(tǒng)設(shè)計(jì)提供一定的參考。
- 關(guān)鍵字: 可重構(gòu)技術(shù) 解調(diào)模塊 FPGA
高性能DC/DC轉(zhuǎn)換器應(yīng)對(duì)FPGA應(yīng)用中的供電要求
- 最近FPGA供應(yīng)商推出的新型可編程器件進(jìn)一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對(duì)設(shè)計(jì)工程師很有吸引力,但使用這 些器件所涉及的復(fù)雜設(shè)計(jì)規(guī)則和接口協(xié)議,要求設(shè)計(jì)工程師經(jīng)過(guò)全面的培訓(xùn),并需要進(jìn)行參考設(shè)計(jì)評(píng)估、設(shè)計(jì)仿真和驗(yàn)證工作。另一方面,F(xiàn)PGA應(yīng)用中非常復(fù)雜 的模擬設(shè)計(jì),例如用于內(nèi)核、I/O、存儲(chǔ)器、時(shí)鐘和其它電壓軌的DC/DC穩(wěn)壓器,也要求新的解決方案。本文討論的高性能DC/DC轉(zhuǎn)換器有助于系統(tǒng)設(shè)計(jì) 工程師克服這些挑戰(zhàn)。
- 關(guān)鍵字: 電壓軌 DC/DC FPGA
基于FPGA實(shí)現(xiàn)CPCI數(shù)據(jù)通信
- 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054,通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應(yīng)的控制信號(hào),完成對(duì)數(shù)據(jù)的快速讀寫,從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
- 關(guān)鍵字: CPCI協(xié)議轉(zhuǎn)換 Verilog FPGA
基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)
- 針對(duì)數(shù)據(jù)采集系統(tǒng)有信號(hào)形式多樣、實(shí)時(shí)傳輸和靈活配置的要求,介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng),以及系統(tǒng)數(shù)字電路的程序設(shè)計(jì)。該系統(tǒng)以現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)作為數(shù)據(jù)采集、預(yù)處理、組幀和傳輸?shù)目刂坪诵?,通過(guò)低速串口接收控制命令,以高速USB接口向控制臺(tái)發(fā)送采集數(shù)據(jù)幀,設(shè)計(jì)了數(shù)字FIR濾波器濾除采集電路的信號(hào)干擾。
- 關(guān)鍵字: 數(shù)字FIR濾波器 數(shù)據(jù)采集系統(tǒng) FPGA
基于CPLD的GPIB控制器
- GPIB控制器芯片是組建自動(dòng)測(cè)試系統(tǒng)的核心,在測(cè)試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來(lái)實(shí)現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計(jì)主 要分為狀態(tài)機(jī)的實(shí)現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計(jì)。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現(xiàn)原理。
- 關(guān)鍵字: GPIB控制器 自動(dòng)測(cè)試系統(tǒng) CPLD
基于FPGA的Canny算法的硬件加速設(shè)計(jì)
- 由于Canny算法自身的復(fù)雜性,使得其做邊緣檢測(cè)的處理時(shí)間較長(zhǎng)。針對(duì)這個(gè)問(wèn)題,提出和實(shí)現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計(jì)是以FPGA為硬件基礎(chǔ),并采用了流水線技術(shù)來(lái)對(duì)系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過(guò)對(duì)有加速器和無(wú)加速器的系統(tǒng)分別做圖像處理,并對(duì)統(tǒng)計(jì)時(shí)間對(duì)比分析。結(jié)果表明經(jīng)過(guò)加速改進(jìn)的系統(tǒng)相對(duì)節(jié)約了處理時(shí)間,并能實(shí)時(shí)高效地處理復(fù)雜圖像的邊緣。
- 關(guān)鍵字: 流水線技術(shù) 圖像處理 FPGA
一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)
- 現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)在通信系統(tǒng)中的應(yīng)用越來(lái)越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場(chǎng)合需要FPGA能夠支持在線動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU+CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
- 關(guān)鍵字: 動(dòng)態(tài)配置 FPGA CPLD
針對(duì)FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路
- 介紹一種針對(duì)FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對(duì)全局時(shí)鐘進(jìn)行倍頻與移相,通過(guò)時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問(wèn)題,完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
- 關(guān)鍵字: 時(shí)間數(shù)字轉(zhuǎn)換 鎖相環(huán) FPGA
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