臺(tái)積電2024年中國技術(shù)論壇亮點(diǎn)揭秘

2024年5月28日，晶圓代工大廠臺(tái)積電在中國上海召開了“2024中國技術(shù)論壇”，分享了其最新的邏輯制程、先進(jìn)封裝及特殊制程技術(shù)。

1、先進(jìn)邏輯制程技術(shù)

-N4C技術(shù)：臺(tái)積電宣布推出先進(jìn)的N4C技術(shù)以適用于更為廣泛的應(yīng)用。N4C延續(xù)了N4P技術(shù)，可將裸晶成本降低多達(dá)8.5%，且使用門檻低，計(jì)劃將于2025年量產(chǎn)。N4C提供了面積效益更高的基礎(chǔ)IP和設(shè)計(jì)規(guī)則，能夠完全兼容已被廣泛采用的N4P，因此客戶可以輕松轉(zhuǎn)移到N4C；該工藝還通過縮小裸晶尺寸提高良率，可為強(qiáng)調(diào)價(jià)值的產(chǎn)品遷移至臺(tái)積電的下一代先進(jìn)技術(shù)提供極具成本效益的選擇。

-晶體管架構(gòu)已從平面FET演進(jìn)至鰭片F(xiàn)ET（FinFET），并將迎來再次變革，向納米片發(fā)展。

-除了納米片之外，還有垂直堆疊的nFET和pFET，即CFET，它可能是晶體管升級(jí)的一個(gè)發(fā)展方向。

-臺(tái)積點(diǎn)一直在積極研究將CFET用于下一步技術(shù)升級(jí)?？紤]到布線和工藝的復(fù)雜性，CFET的密度增益可能在1.5-2倍之間。

-除CFET外，臺(tái)積點(diǎn)在低維溝道材料領(lǐng)域也實(shí)現(xiàn)了突破，有助于進(jìn)一步推動(dòng)尺寸微縮和能耗降低。

-臺(tái)積點(diǎn)還計(jì)劃引入新的互連技術(shù)，以提升互連性能。

o對(duì)于銅基互連，我們計(jì)劃引入一種新的通孔方案，從而將業(yè)界領(lǐng)先的通孔電阻再降低25%。

o我們計(jì)劃引入一種新的通孔蝕刻停止層，從而將耦合電容降低約6%。

o我們還在研究一種新的銅勢壘，它可以將銅線電阻降低約15%。

o除銅互連外，我們還在研究一種含有氣隙的新型金屬材料，它可以將耦合電容降低約25%。

o插層石墨烯也是一種前景廣闊的新材料，可顯著縮短互連時(shí)延。

2、先進(jìn)封裝：TSMC 3DFabric?技術(shù)

TSMC 3DFabric技術(shù)組合包含三大平臺(tái)：TSMC-SoIC?、CoWoS?和InFO。

TSMC-SoIC平臺(tái)用于3D芯片堆疊，并提供SoIC-P和SoIC-X兩種堆疊方案。

SoIC-P是一種基于凸塊的堆疊方案，適用于對(duì)成本比較敏感的應(yīng)用，如移動(dòng)應(yīng)用。

CoWoS平臺(tái)包括成熟度最高的基于硅中介層的CoWoS-S，以及基于有機(jī)中介層的CoWoS-L和CoWoS-R。InFO PoP和InFO-3D針對(duì)高端移動(dòng)應(yīng)用，InFO 2.5D針對(duì)HPC芯粒集成。

SoIC芯片可以根據(jù)產(chǎn)品集成需求整合于CoWoS或InFO。

o用于3D芯粒堆疊技術(shù)的SoIC：無凸塊SoIC-X方案，無論是現(xiàn)有的晶圓正面對(duì)背面堆疊方案的9微米鍵合間距，還是將于2027年上市的晶圓正面對(duì)正面堆疊方案的3微米鍵合間距，其裸晶到裸晶（die-to-die）互連密度均比40微米到18微米間距的微凸塊F2F堆疊方案高出10倍以上。SoIC-X尤其適用于對(duì)性能要求極高的HPC應(yīng)用。臺(tái)積電的SoIC-X技術(shù)發(fā)展勢頭強(qiáng)勁，預(yù)計(jì)到2026年底將會(huì)有30個(gè)客戶流片。

oCoWoS技術(shù)：該技術(shù)將先進(jìn)的SoC或SoIC芯片與先進(jìn)的HBM集成，可助力高規(guī)格的AI芯片上市。臺(tái)積電已通過CoWoS-S生產(chǎn)線交付SoIC，并計(jì)劃開發(fā)一種8倍光掩模大小的CoWoS，其中包含A16 SoIC芯片和12個(gè)HBM堆棧，預(yù)計(jì)將于2027年量產(chǎn)。到今年年底，臺(tái)積電將為超過25個(gè)客戶實(shí)現(xiàn)150多個(gè)CoWoS產(chǎn)品流片。

臺(tái)積電與英偉達(dá)合作推出了Blackwell AI加速器，這一全球首款量產(chǎn)的CoWoS-L產(chǎn)品將2個(gè)N5 SoC和8個(gè)HBM堆棧集成于一個(gè)模塊。

車用先進(jìn)封裝：繼2023年推出支持車用客戶及早采用的N3AE制程之后，臺(tái)積電通過整合先進(jìn)芯片與封裝來持續(xù)滿足車用客戶對(duì)更高運(yùn)算能力的需求，以符合行車的安全與質(zhì)量要求。臺(tái)積電正在研發(fā)InFO-oS及CoWoS-R解決方案，支持先進(jìn)駕駛輔助系統(tǒng)（ADAS）、車輛控制及中控計(jì)算機(jī)等應(yīng)用，預(yù)計(jì)于2025年第四季完成AEC-Q100第二級(jí)驗(yàn)證。

3、系統(tǒng)級(jí)晶圓（System-on-Wafer）技術(shù)

系統(tǒng)級(jí)晶圓技術(shù)（SoW）借助臺(tái)積電成熟的InFO和CoWoS技術(shù)來擴(kuò)展新一代數(shù)據(jù)中心所需的算力。

目前，基于InFO的SoW已經(jīng)量產(chǎn)。

臺(tái)積電計(jì)劃在2027年推出基于CoWoS的SoW，它將集成先進(jìn)的SoC或SoIC、HBM及其他元件。

4、特殊制程技術(shù)

硅光子：

硅光子是共封裝光學(xué)器件的最佳選擇，因?yàn)樗嫒莅雽?dǎo)體，并且可與EIC/PIC/交換機(jī)在封裝層面高度集成。

臺(tái)積電的創(chuàng)新型COUPE解決方案通過最短路徑的同質(zhì)銅-銅接口將PIC和EIC集成起來，并可實(shí)現(xiàn)超高速射頻（RF）信號(hào)（200G/λ）。

COUPE解決方案占用面積最小，并含有光柵耦合器（GC）和邊緣耦合器（EC），可滿足客戶的不同需求。

臺(tái)積電計(jì)劃在2025年完成小型插拔式連接器的COUPE驗(yàn)證，然后在2026年將其集成于共封裝光學(xué)器件的CoWoS封裝基板，將功耗降低2倍而將時(shí)延縮短10倍。

臺(tái)積電還在探索一種更為先進(jìn)的共封裝光學(xué)方案，將COUPE集成于CoWoS中介層，從而將功耗再降低5倍而將時(shí)延再縮短2倍。

編輯：芯智訊-浪客劍 來源：臺(tái)積電