RapidIO技術(shù)測(cè)試思路

　RapidIO總線的出現(xiàn)及其體系結(jié)構(gòu)和應(yīng)用

　　傳統(tǒng)總線多采用并線總線的工作方式，這類總線一般分為三組：數(shù)據(jù)線，地址線和控制線。實(shí)現(xiàn)此類總線互連的器件所需引腳數(shù)較多，例如對(duì)于64位數(shù)據(jù)寬的總線，一般由64根數(shù)據(jù)線，32-40根地址線以及30根左右的控制線，另外由于半導(dǎo)體制造工藝的限制還要加上一定數(shù)量的電源引線和地線，總共會(huì)有約200根左右的引線，這給器件封裝、測(cè)試、焊接都帶來(lái)了一些問(wèn)題，如果要將這種總線用于系統(tǒng)之間的通過(guò)背板的互連，由此帶來(lái)的困難就可想而知。并線總線的另一個(gè)問(wèn)題是時(shí)鐘與信號(hào)的偏移容限的問(wèn)題，對(duì)于這樣一組并行信號(hào)線的集合，信號(hào)的采樣是取決于時(shí)鐘信號(hào)的上升沿或是下降沿，這樣對(duì)于信號(hào)的跳變和時(shí)鐘的跳變時(shí)刻的時(shí)間差就有一個(gè)上限值，隨著速率的升高，布線長(zhǎng)度、器件門電路自身的翻轉(zhuǎn)時(shí)間都會(huì)影響總線的速率。

　　用于處理器之間互連以及背板互連的另一個(gè)主要技術(shù)是以太網(wǎng)，近些年來(lái)，以太網(wǎng)在存儲(chǔ)、電信、通訊、無(wú)線、工業(yè)應(yīng)用以及嵌入式應(yīng)用中得到大量的應(yīng)用，現(xiàn)有的成熟的硬件和協(xié)議棧降低了開發(fā)的復(fù)雜性和產(chǎn)品的開發(fā)成本。但是在局域網(wǎng)和廣域網(wǎng)中得到很好應(yīng)用的以太網(wǎng)用于這種芯片級(jí)或是板極的系統(tǒng)互連顯示出了低效率、高延時(shí)的特性，QOS需要高層軟件的參與，造成軟件模塊化結(jié)構(gòu)不清晰。尤其是當(dāng)背板的傳輸速率從1Gbps增加到10Gbps時(shí)，增加的處理要求已經(jīng)超出了以太網(wǎng)的能力。

　　RapidIO技術(shù)最初是由Freescale和Mercury共同研發(fā)的一項(xiàng)互連技術(shù)，其研發(fā)初衷是作為處理器的前端總線，用于處理器之間的互連，但在標(biāo)準(zhǔn)制定之初，其創(chuàng)建者就意識(shí)到了RapidIO還可以做為系統(tǒng)級(jí)互連的高效前端總線而使用。1999年完成第一個(gè)標(biāo)準(zhǔn)的制定，2003年5月，Mercury Computer Systems公司首次推出使用Rapid IO技術(shù)的多處理器系統(tǒng)ImpactRT 3100, 表明RapidIO已由一個(gè)標(biāo)準(zhǔn)制定階段進(jìn)展到產(chǎn)品階段，到目前為止，RapidIO已經(jīng)成為電信，通迅以及嵌入式系統(tǒng)內(nèi)的芯片與芯片之間，板與板之間的背板互連技術(shù)的生力軍。

　　RapidIO是針對(duì)嵌入式系統(tǒng)的獨(dú)特互連需求而提出的，那么我們首先來(lái)說(shuō)明嵌入式系統(tǒng)互連的一些基本需求：嵌入式系統(tǒng)需要的是一種標(biāo)準(zhǔn)化的互連設(shè)計(jì)，要滿足以下幾個(gè)基本的特點(diǎn)：高效率、低系統(tǒng)成本，點(diǎn)對(duì)點(diǎn)或是點(diǎn)對(duì)多點(diǎn)的通信，支持DMA操作，支持消息傳遞模式交換數(shù)據(jù)，支持分散處理和多主控系統(tǒng)，支持多種拓樸結(jié)構(gòu);另外，高穩(wěn)定性和QOS也是選擇嵌入式系統(tǒng)總線的基本原則。而這些恰是RapidIO期望滿足的方向。所以RapidIO在制定之初即確定了以下幾個(gè)基本原則：一是輕量型的傳輸協(xié)議，使協(xié)議盡量簡(jiǎn)單;二是對(duì)軟件的制約要少，層次結(jié)構(gòu)清晰;三是專注于機(jī)箱內(nèi)部芯片與芯片之間，板與板之間的互連。

　　RapidIO采用三層分級(jí)的體系結(jié)構(gòu)，分級(jí)結(jié)構(gòu)圖如下圖所示：

　　圖1：RapidIO三層分級(jí)體系結(jié)構(gòu)圖

　　由此圖可見(jiàn)，RapidIO協(xié)議由邏輯層、傳輸層和物理層構(gòu)成。最明顯的一個(gè)特點(diǎn)就是RapidIO采用了單一的公用傳輸層規(guī)范來(lái)相容、會(huì)聚不同的邏輯層和物理層，單一的邏輯層實(shí)體增強(qiáng)了RapidIO的適應(yīng)性。物理層定義了串行和并行兩個(gè)實(shí)體，得到廣泛應(yīng)用的只有串行方式，尤其是用在背板互連的場(chǎng)合，串行方式可以在兩個(gè)連接器之間允許80-100cm的連線，單鏈路傳輸帶寬可達(dá)10Gbps。目前RapidIO的標(biāo)準(zhǔn)是Version1.3，在未來(lái)的Version2.0規(guī)范中定義了更高的傳輸速率，可以得到更高的傳輸帶寬。

　　目前，RapidIO在無(wú)線基站系統(tǒng)中已經(jīng)得到了廣泛的應(yīng)用，同樣在視頻處理，語(yǔ)音處理，高性能計(jì)算機(jī)及存儲(chǔ)領(lǐng)域也會(huì)得到越來(lái)越多的應(yīng)用。在實(shí)現(xiàn)芯片到芯片之間、板與板之間的高速互連上，RapidIO所能帶來(lái)的好處也越來(lái)越直觀，對(duì)于簡(jiǎn)化系統(tǒng)設(shè)計(jì)、高帶寬、低延時(shí)等特點(diǎn)也被開發(fā)人員廣泛接受。下一代的RapidIO在應(yīng)用上也要向機(jī)箱與機(jī)箱間的高速互連方向上發(fā)展，同時(shí)也會(huì)提供更高的傳輸速率，2.0規(guī)范中已經(jīng)可以實(shí)現(xiàn)40Gbps的帶寬。我們相信，隨著越來(lái)越多的處理器支持RapidIO接口，RapidIO的應(yīng)用前景會(huì)越來(lái)越光明

　　RapidIO信號(hào)完整性測(cè)試及其最必要的波形參數(shù)測(cè)試

　　眾所周知，當(dāng)今世界數(shù)字技術(shù)飛速發(fā)展，無(wú)論您是一位從事電信產(chǎn)品或是數(shù)據(jù)通信產(chǎn)品，PC，服務(wù)器及相關(guān)產(chǎn)品，高速半導(dǎo)體集成電路設(shè)計(jì)，或是高速光電收發(fā)模塊，高速信號(hào)處理，高速互連器件(諸如高速接插件，高速數(shù)字傳輸電纜)等領(lǐng)域的研發(fā)及測(cè)試工程師都會(huì)面臨著一個(gè)共同的挑戰(zhàn)——Signal Integrity(SI)——信號(hào)完整性。

　　大概10年前我們所提到的數(shù)字產(chǎn)品，其時(shí)鐘或數(shù)據(jù)頻率大多在幾十兆之內(nèi)，信號(hào)的上升時(shí)間大多在幾個(gè)納秒，甚至幾十納秒以上。那時(shí)的數(shù)字化產(chǎn)品設(shè)計(jì)工程師進(jìn)行的就是“數(shù)字設(shè)計(jì)”DD只要掌握布爾代數(shù)等數(shù)字方面的諸多知識(shí)，保證邏輯正確，就能設(shè)計(jì)出其所期望的性能的產(chǎn)品。而現(xiàn)在的數(shù)字技術(shù)已經(jīng)發(fā)展到幾千兆，甚至幾十千兆的傳輸速率，信號(hào)的上升時(shí)間大多在一納秒以內(nèi)，諸如串?dāng)_，阻抗匹配，EMI(電磁兼容)，抖動(dòng)等射頻微波領(lǐng)域才會(huì)遇到的問(wèn)題，如今變成了高速數(shù)字設(shè)計(jì)必須解決的關(guān)鍵性問(wèn)題。這就要求我們的工程師不但要具備數(shù)字方面的設(shè)計(jì)知識(shí)，同時(shí)也要具備射頻微波方面的設(shè)計(jì)知識(shí);不但要掌握時(shí)域及邏輯域的測(cè)量技術(shù)，還要掌握頻域的測(cè)量技術(shù)。

　　高速數(shù)字設(shè)計(jì)與測(cè)試在歐美，日本等技術(shù)先進(jìn)國(guó)家近些年來(lái)已成為一個(gè)非常熱門的行業(yè)，它是實(shí)現(xiàn)高性能數(shù)字化產(chǎn)品的基礎(chǔ)，就如同一個(gè)城市的道路建設(shè)，只有路修得好，車才能跑得既穩(wěn)又快。因此，國(guó)內(nèi)外很多大公司都相繼成立了高速數(shù)字設(shè)計(jì)與測(cè)試(信號(hào)完整性分析)的研發(fā)力量。

　　圖2：典型的高速互連系統(tǒng)

　　圖2是一個(gè)典型的高速互連系統(tǒng)，包括：發(fā)送器，傳輸通道和接收器。針對(duì)這種高速互

　　連系統(tǒng)(如RapidIO互連系統(tǒng))的信號(hào)完整性測(cè)試分析，我們需要考慮三個(gè)方面：

　　1、 信號(hào)波形參數(shù)測(cè)試分析：一般用示波器測(cè)試分析發(fā)送端的信號(hào)或接收端的信號(hào)，通

　　過(guò)眼圖/模板、抖動(dòng)等參數(shù)的測(cè)試分析決定是否滿足規(guī)范或設(shè)計(jì)要求。

　　2、 互連測(cè)試分析：這是從引發(fā)波形失真的源頭去測(cè)試，測(cè)試通道的差分阻抗，衰減等

　　參數(shù)，分析是否會(huì)引發(fā)信號(hào)完整性問(wèn)題。

　　3、 接收性能測(cè)試：只是信號(hào)波形好不能保證整個(gè)系統(tǒng)誤碼率一定很低，系統(tǒng)一定穩(wěn)定

　　和可靠，因?yàn)榻邮招阅艿暮脡囊彩菦Q定系統(tǒng)性能和穩(wěn)定性的一個(gè)關(guān)鍵方面。

　　首先我們需要考慮的是信號(hào)波形參數(shù)測(cè)試分析部分。信號(hào)波形參數(shù)測(cè)試分析一方面檢測(cè)被測(cè)系統(tǒng)是否滿足規(guī)范或設(shè)計(jì)的要求，另一方面是幫助我們找到問(wèn)題的根源。圖3是安捷倫信號(hào)波形參數(shù)分析解決方案。DSA90000A數(shù)字信號(hào)分析儀帶寬從2.5GHz到13GHz可選和帶寬可升級(jí)，采樣速率每通道高達(dá)40GSa/s，存儲(chǔ)深度最深每通道達(dá)1GB。DSO9000A帶寬從1GHz到4GHz可選和帶寬可升級(jí)，采用速率最高達(dá)20GSa/s，存儲(chǔ)深度最深達(dá)1GB(兩通道使用下每通道指標(biāo))，卓越的性能滿足RapidIO測(cè)試的要求。

　　注：測(cè)試3.125Gbps的RapidIO需要8GHz帶寬，測(cè)試2.5Gbps的RapidIO需要6GHz

　　帶寬，測(cè)試1.25GHz的RapidIO需要4GHz的帶寬。

　　圖3：安捷倫信號(hào)波形參數(shù)分析解決方案DSA90000A和DSO9000A

　　針對(duì)串行RapidIO，信號(hào)波形參數(shù)測(cè)試內(nèi)容如下(以3.125G為例)：

　　表1：串行RapidIO信號(hào)品質(zhì)測(cè)試規(guī)范(以3.125Gbps為例)