imec展示單片式CFET功能組件 成功垂直堆棧金屬接點

于本周舉行的2024年IEEE國際超大規(guī)模集成電路技術(shù)研討會（VLSI Symposium）上，比利時微電子研究中心（imec）首次展示了具備電性功能的CMOS互補式場效晶體管（CFET）組件，該組件包含采用垂直堆棧技術(shù)形成的底層與頂層源極／汲極金屬接點（contact）。雖然此次研究的成果都在晶圓正面進行接點圖形化，不過imec也展示了改從晶圓背面處理接點圖形的可行性—這能大幅提升頂層組件的存活率，將其從11%提升到79%。

CMOS互補式場效晶體管（CFET）組件搭配中間介電層（MDI）以及從晶圓正面進行圖形化的堆棧接點（TC為頂層金屬接點，TJ為頂層異質(zhì)接面，BC為底層金屬接點，BJ為底層異質(zhì)接面）。

imec所規(guī)劃的邏輯技術(shù)藍圖預(yù)計將在7埃米（A7）的技術(shù)節(jié)點引進CFET組件結(jié)構(gòu)。利用輔助的先進布線技術(shù)，CFET可望把標準單元的軌道高度從5軌降到4軌，甚至更低，同時確保組件的性能無損。在用來垂直堆棧nMOS與pMOS組件的不同做法中，單片式整合與現(xiàn)有的奈米片制程相較，屬于最不具破壞性的技術(shù)。

在2024年IEEE國際超大規(guī)模集成電路技術(shù)研討會上，imec首次展示具備底／頂兩層堆棧接點的單片式CFET功能組件。這些CFET組件以18奈米的閘極寬度進行整合，閘極間距為60奈米，n型與p型組件的垂直距離為50奈米。測試組件驗證了這款組件的電氣性能，該測試組件包含共享一個閘極的n型與p型場效晶體管，以及從晶圓正面進行連接的頂層與底層金屬接點。

imec所提出的這套制程包含兩個CFET專用模塊：中間介電隔離層（middle-dielectric isolation，以下簡稱為MDI）、底層與頂層堆棧接點。

中間介電層（MDI）是imec領(lǐng)先開創(chuàng)的制程模塊，用來隔離頂層及底層閘極，并區(qū)分n型與p型組件的臨界電壓值。MDI模塊的設(shè)計基礎(chǔ)是針對CFET組件的「主動式」硅／硅鍺（SiGe）多層堆棧進行調(diào)整；這套模塊可以實現(xiàn)內(nèi)襯層的共整合—內(nèi)襯層是奈米片結(jié)構(gòu)的特有特色，用來隔絕閘極與源極／汲極。

比利時微電子研究中心（imec）CMOS組件技術(shù)計劃主持人Naoto Horiguchi表示：「我們采用了中間介電層優(yōu)先（MDI-first）的做法，在制程控制方面取得最佳成果，也就是在進行源極／汲極蝕刻之前，在奈米片與中間介電層（MDI）之間『劈開』通往通道側(cè)壁的空間，然后進行源極／汲極的磊晶成長。運用一種搭配『原位覆蓋技術(shù)（in-situ capping）』的創(chuàng)新方法，在蝕刻源極／汲極時就能保護閘極硬光罩／閘極隙壁，實現(xiàn)中間介電層優(yōu)先（MDI-first）制程。」

第二個關(guān)鍵模塊是以垂直堆棧的方式來制出組件底層及頂層的源極／汲極接點，并在垂直方向?qū)崿F(xiàn)介電隔離。主要的步驟包含：底層接點在填充金屬之后重新蝕刻，接著填充介電材料，然后再次蝕刻，與處理MDI堆棧的狀況相同，這些過程都是在相同尺寸的有限空間下進行。

Naoto Horiguchi表示：「在研究從晶圓正面來連接組件底層接點時，我們面臨了許多挑戰(zhàn)，這些挑戰(zhàn)影響了底層接點的電阻，還限制了頂層源極／汲極組件制造的制程操作容許范圍（process window）。在2024年VLSI會議上，我們展示了把底層接點制程轉(zhuǎn)移到晶圓背面進行的可行性，盡管這會需要多做幾個步驟來處理晶圓接合及薄化，但是頂層組件的存活率從11%攀升到79%，這能吸引業(yè)界考慮從晶背處理底層接點的制程方案。目前的研究還在努力找出最佳的接點布線技術(shù)?！?/p>