賽靈思公開發(fā)布Vivado設計套件常見問題解答

　　“All Programmable”器件具體是指什么東西?

　　就 28nm 工藝而言，賽靈思開發(fā)出了許多類型的可編程技術，從邏輯和 IO、軟件可編程 ARM 處理系統(tǒng)、3D-IC、模擬混合信號(AMS)、系統(tǒng)到 IC 設計工具以及 IP 等。賽靈思將上述可編程技術進行不同組合，然后集成到”All Programmable”器件中，如目前發(fā)貨的基于堆疊硅片互聯(lián)技術 (SSIT) 的 Virtex-7 2000T FPGA 和 Zynq-7000 可擴展處理平臺 (EPP) 以及支持高級模擬混合信號(AMS)、高性能 SERDES 和 PLL 到可編程數(shù)據(jù)轉換器資源的 FPGA。

　　Vivado 設計套件能幫助客戶實現(xiàn)哪些此前無法實現(xiàn)的工作?

　　當設計人員在汽車、消費類、工業(yè)控制、有線與無線通信、醫(yī)療等眾多應用中采用新一代“All Programmable”器件來實現(xiàn)可編程邏輯或者可編程系統(tǒng)集成時，Vivado工具有助于提高他們的生產力。尤其是進行新一代設計，如上所述，工程師可用 Vivado 工具解決集成和實現(xiàn)方面存在的諸多生產力瓶頸問題。

　　學習使用 Vivado 設計套件難不難?

　　學習使用按鈕式 Vivado 集成開發(fā)環(huán)境(IDE) 對大多數(shù)用戶而言應當相對比較簡單，特別是用戶已有 ISE PlanAhead 工具的使用經驗，那就更容易了。隨著用戶不斷熟悉 Vivado IDE，還可利用不斷推出的新特性以及 GUI 內置的分析和優(yōu)化功能，輕松優(yōu)化性能、功耗和資源利用。

　　-- 技術問題 --

　　是否支持部分可重配置功能?

　　支持。2012 年底的 beta 版本中將提供部分可重配置功能。2012 年內，需要部分可重配置功能的用戶用戶還需要繼續(xù)使用 ISE。

　　Vivado 綜合技術與賽靈思綜合技術 (XST) 有何不同?

　　Vivado 綜合技術基于經業(yè)界驗證的 ASIC 綜合技術，能擴展適應于極大型設計。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可擴展數(shù)據(jù)模型支持整個流程的交叉測試。

　　新工具與 ISE 間能否支持項目的移植?

　　ISE 項目瀏覽器和 PlanAhead 項目能移植到 Vivado IDE，但 Vivado 項目無法移植到 PlanAhead。除約束文件，包括源文件列表在內的所有其它項目設置均能進行傳輸?？蛻舯仨殑?chuàng)建賽靈思設計約束 (XDC) 格式的約束條件，并將其單獨添加到項目中。

　　Vivado IP 集成器為什么優(yōu)于競爭工具?

　　設計人員可利用 Vivado 以圖形的形式創(chuàng)建 IP 系統(tǒng)，或利用 Tcl、參數(shù)傳遞、Vivado 仿真和 ChipScope 集成等，專門針對調試設計。從實現(xiàn)工具(報告、布局規(guī)劃、原理圖)返回 IPI的交叉測試可加速融合，這也是一大優(yōu)勢。

　　Vivado 仿真器與 ISim 有什么不同?

　　Vivado 仿真器采用全新的引擎，緊密集成于 Vivado IDE 中。該引擎的速度比 ISim 快 3 倍，而占用的存儲器容量卻僅為一半。它完全集成于 Vivado IDE，能夠通過 Tcl 更好地控制仿真器操作。

　　Vivado 仿真器能否使舊版架構設計符合 7 系列要求?

　　一般說來，賽靈思建議用戶采用原生架構。不過 Vivado 支持舊版架構的程度與 ISE 針對所有 Virtex 級別器件的支持相同。

　　Vivado 仿真器是否支持 VHDL 和 Verilog 的時序仿真?

　　Vivado 僅為 Verilog 的時序仿真提供支持。但是 Vivado 可為 Verilog 和 VHDL 以及混合語言提供功能仿真支持。

　　Vivado 為什么不支持 VHDL 時序仿真?

　　VHDL 時序仿真是基于 VITAL 的仿真，該標準速度很慢，限制性較大，且已長期未進行更新。

　　客戶能否用 Mentor、Synopsys、Cadence 和 Aldec 編譯賽靈思仿真庫?

　　可以。Vivado 設計套件可提供名為 compxlib 的 TCL 命令以編譯仿真庫。

　　Vivado 仿真器是否支持 SystemVerilog 或硬件協(xié)仿真?

　　我們計劃在今后發(fā)布的軟件版本中為二者提供支持。