SHARC處理器的起源和演進
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作者：Paul Wheeler GP-DSP部日本區(qū)域總監(jiān)
時間：2009-09-25
來源：電子產(chǎn)品世界
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下圖是其中一種加速器的例子。
本文引用地址：http://butianyuan.cn/article/98491.htm
FIR加速器包含一個1K字的本地存儲器用于存儲系數(shù)，另外1K字的存儲器用于存儲延時線數(shù)據(jù)。FIR運算單元包括4個并行的MAC(乘法累加)單元，每個單元的工作頻率是內(nèi)核時鐘頻率的一半。運算單元都能夠利用80位精確累加器執(zhí)行32位浮點或32位定點處理。理論上，除了內(nèi)核提供的2.7GFlops性能外，這個引擎還能提供1.8Gflops的處理能力。因此與第三代產(chǎn)品相比，第四代產(chǎn)品大體上將可用浮點性能增加了一倍。
FIR加速器可以用于單次迭代模式，這意味著完整的濾波器實現(xiàn)可以適配進本地存儲器(濾波器長度<=1024)，或者也可以設(shè)置FIR加速器以支持多次迭代模式。在多次迭代模式，支持的最大FIR濾波器長度是4096個抽頭。為了提高靈活性，用戶可用的窗口尺寸變化范圍可從1到1024個樣本，而針對多速率濾波器(插值/抽取)和多通道濾波器(最多32個信道)的附加模式組成了完整的功能規(guī)范。
這種FIR加速器和額外的IIR/FFT加速器為各種信號處理應(yīng)用提供了創(chuàng)新的低性價比提升方式，再次突出了ADI做出的以最小成本開銷實現(xiàn)領(lǐng)先性能的承諾。
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